时分秒可调计时器.docVIP

实验六：时分秒可校的定时器电路设计 摘要 本时分秒可校的定时器基于 FPGA完成，以ALTERA Cyclone II EP2C8Q208C8N芯片为核 心，软件部分用Quartus软件编写仿真，用硬件描述语言 VHDL实现模块化程序设计。硬件以 按键作为定时按钮，以六个数码管分别显示时分秒的计数信息，定时范围为 10秒~24时59 分59秒，精度为1秒，并在计时结束后实现声光报警，实现了题目要求的基本功能。利用模 式设定和转换的方法实现设计要求，并在时间设定的过程中数码管有闪烁提示，这也是本实 验的创新所在。该定时器具有电路简单、人性化控制等优点。 一、实验功能指标要求： 基本功能：1.设计一时分秒可校的定时器，定时范围为10秒?-24时59分59秒，精度为1秒； 能同时显示时分秒信息（LED数码管）； 定时时间到能发出声光警告信号； 扩展功能：1.设置时分秒时分别显示对应的两个数码管； 增加暂停按钮，可在倒计时过程中选择暂停计时切换； 按键去抖动； 实验原理框图:实验模块：1.时钟分频模块（timediv）按键去抖模块（qudou）功能模块（cnttime）译码模块它们之间的控制关系为： 实验原理框图: 实验模块：1.时钟分频模块（timediv） 按键去抖模块（qudou） 功能模块（cnttime） 译码模块 它们之间的控制关系为： 其中 4. 功能模块分为:1.分频 2