emi电磁强干扰设计实用.pdfVIP

（一）、电子系统设计所面临的挑战 随着系统设计复杂性和集成度的大规模提高，电子系统设计师们正在从事 100MHZ 以上的电路设计，总线的工作频率也已经达到或 者超过 50MHZ ，有的甚至超过 100MHZ 。目前约 50% 的设计的时钟频率超过 50MHz ，将近 20% 的设计主频超过 120MHz 。 当系统工作在 50MHz 时，将产生传输线效应和信号的完整性问题；而当系统时钟达到 120MHz 时，除非使用高速电路设计知识，否 则基于传统方法设计的 PCB 将无法工作。 因此 ，高速电路设计 技术 已经成 为 电子系统设计师 必须采取 的设计 手段 。只有通 过使用高速电 路设计师的设计 技术 ，才能实现 设计过 程 的 可控 性。 （二 ）、 什么是 高速电路 通常认为如果数字逻辑 电路的频率达到或者超过 45MHZ~50MHZ ，而 且工作在 这个 频率之 上的电路已经 占到 了整个 电子系统一 定 的 份量 （比如说１／３ ）， 就称为 高速电路。 实际 上，信号 边沿 的谐波 频率 比信号 本身 的频率高， 是 信号 快速变化 的上 升沿与下降沿 （或称信号的 跳变 ）引发了 信号传输的非 预 期结果 。因此 ， 通常 约 定如果 线传 播延 时大于 1/2 数字 信号 驱动端 的上 升 时 间 ，则认为此类 信号 是 高速信号 并 产生传输线效应。 信号的传 递发 生在信号 状态改变 的瞬间 ，如上升 或 下降 时 间 。信号从 驱动端 到 接收端 经过一 段固定 的时 间， 如果 传输时 间小 于 1/2 的上 升 或下降 时 间，那么来自接收端 的反射 信号将在信号 改变状态之 前到达 驱动端 。反之 ，反射 信号将在信号 改变状态之后 到达 驱动端 。 如果反射 信号 很强 ，叠加 的波形就 有可能 会 改变逻辑状态 。 （三 ）、高速信号的 确定 上面 我 们 定 义了传输线效应 发 生的前提 条件 ，但 是如 何得 知线 延 时 是 否大于 1/2 驱动端 的信号上 升 时间 ？ 一般地 ，信号上 升 时 间 的 典型值 可通 过器件 手 册给出 ，而信号的传 播 时 间在 PCB 设计 中由 实际 布线长 度 决 定。 下 图为信号上 升时 间和 允许 的布 线长度 (延 时) 的对 应 关系。 PCB 板上每单位英寸 的延 时为 0.167ns. 。但 是， 如果 过孔多 ， 器件管脚多 ， 网线上设 置 的约 束多 ， 延 时将 增 大。 通常 高速 逻辑 器件 的信号上 升 时 间 大约为 0.2ns。如果 板 上有 GaAs 芯片 ，则 最 大布线长度 为 7.62mm。 设 Tr 为信号上 升 时 间， Tpd 为 信号线传 播延 时。 如果 Tr ≥4Tpd ，信号 落 在 安全区域 。如果 2Tpd ≥Tr ≥4Tpd ，信号 落在 不确 定 区 域 。如果 Tr≤ 2Tpd ，信号 落 在问题 区域 。对 于落在 不确 定 区域及 问题 区域 的信号，应 该使用高速 布 线方法。 （四）、 什么是 传输线 PCB 板上的 走 线可 等 效 为下 图所 示的 串联