如何仿真ip核建立modelsim库解析.pdfVIP

IP 核生成文件：（Xilinx/Altera 同） IP 核 生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给 出了例化该核方式（或者在 Edit －Language Template-COREGEN 中找到verilog/VHDL 的例化方 式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块， 时该文件也要加入工程。 （在 ISE 中点中该核，在对应的 processes 窗口中运行“ View Verilog Functional M ”即可查看该 .v 文件）。如下图所示。 1． 在 ISE 集成环境中 IP 核 IP 核应该在新建的工程中进行 与例化；在原工程中可以例化使用，但好像不能直接对它加 testbench 后进行 。如下两图所示。 图 1 ：直接在工程中对 ip 核加 testbench 时出错 图 2 ：新建工程单独对 ip 核 2 ．在 m sim 中 ip 核 a ．在 m sim 中编译库（Xiliinx