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三、实验学时:
三、实验学时: 4 学时
四、实验原理
假设交通灯处于南北和东西两条大街的“十”字路口,如图
1 所示。用
FPGA 开发板的 LED 灯来模拟红、黄、绿 3 种颜色信号,并按一定顺序、
时延来点亮 LED,如图 2 所示。图 3 给出了交通灯的状态转移图。设计使 用频率为 1Hz 的时钟来驱动电路( 注 1:仿真时采用 1MHz 的时钟来驱动电路),则停留 1 个时钟可得到 1S 的延时,类似停留 3 个时钟可得到 3S 的延时,停留 15 个时钟可得到 15S 的延时(注 2:开发板工作时钟为 50MHz )。
1
电 子 科 技 大 学
实验报告
一、实验室名称:虚拟仪器实验室 二、实验项目名称:交通灯设计实验
北
西 东
南
图 1. 六个彩色 LED 可以表示一组交通信号灯
状态机的状态 南北大街 东西大街 开发板延时(单位: s) 仿真延时(单位: us) S0 红 绿 15 15
S1 红 黄 3 3
S2 红 红 3 3
S3 绿 红 15 15
S4 黄 红 3 3
S5 红 红 3 3
图 2. 交通灯状态
南北 东西
红 黄 绿 红 黄 绿
S0 1 0 0 0 0 1
S1 1 0 0 0 1 0
S2 1 0 0 1 0 0
S3 0 0 1 1 0 0
S4 0 1 0 1 0 0
S5 1 0 0 1 0 0
2
图 3. 交通灯的状态转移图
顶层模块
时钟分频模块 状态机跳转模块
五、实验目的
图 4. 交通灯的原理框图
本实验是有限状态机的典型综合实验, 掌握如何使用状态转移图来定义Mealy 状态机和 Moore 状态机,熟悉利用 HDL 代码输入方式进行电路的设计和仿真的流程,掌握 Verilog 语言的基本语法。并通过一个交通灯的设计掌握利用 EDA 软件( Xilinx ISE 13.2)进行 HDL 代码输入方式的电子线路设计与仿真的详细流程。 。
六、实验内容
在 Xilinx ISE 13.2 上完成交通灯设计,输入设计文件,生成二进制码流文件下载到 FPGA 开发板上进行验证。
七、实验器材(设备、元器件)
1、计算机(安装 Xilinx ISE 13.2 软件平台);
3
UCF 文件导入。(详见实验指导书)FPGA 在线下载配置: 1)连接开发板并给开发板供电;
UCF 文件导入。(详见实验指导书)
FPGA 在线下载配置: 1)连接开发板并给开发板供电; 2)边界扫描, 初始化链; 3)下载比特流文件; 4)对 FPGA 进行编程; 5)生成 PROM 文件; 6)将生成的 PROM 文件烧到 PROM 芯片中。(详见实验指导书)
关闭配置界面,不保存任何信息。 (一定不要保存任何信息)
关闭电源重新上电,程序从 PROM 自动引导到 FPGA 芯片中。
给开发板断电,清理器件,实验结束。
九、实验数据及结果分析
9.1 状态机转移代码
module traffic(input clk,
input rst,
output reg[5:0] lights
);
reg[2:0] state;
4
八、实验步骤
新建工程, 设置器件属性: 在 Xilinx ISE 13.2 平台中, 新建一个工程
(注意命名规范) ,输入工程名称以及工程所在的目录,设置芯片的具体型号( Spartan 3E XC3S100E)、封装类型( CP132)以及编码使用的语言( Verilog)。(详见实验指导书)
Verilog 源码文件创建与编辑:选中器件名字,点击鼠标右键,选中New Source ,选择 Verilog Module 以及输入文件名称(详见实验指导书)
语法检查,对设计文件进行综合:代码编写完成后,在 ISE 的主界面的处理子窗口的 synthesis的工具检查代码语法 (Check Syntax),同时在此窗口可以查看 RTL 原理图( View RTL schematic)、查看技术原理图
( View Technology Schematic)以及产生综合后仿真模型( Generate Post-Synthesis Simulation Mode)l 。
对设计进行行为仿真: 1)产生测试文件模板; 2)完成测试脚本创
建与编辑; 3)调出仿真窗口对设计进行仿真; 4)通过波形查看仿真结果。(详见实验指导书)
添加实现约束文件。(详见实验指导书)
state=S1;count=count+1;
state=S1;
count=count+1;
end
else begin
state=S2; count=0;
end S2:if(count3)begin
state=S2; count=count+1;
end
else
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