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64点FFT硬件算法实现 本文对FFT算法中的截位问题进行分析，并给出了硬件实现的基本流程。 1.截位分析 以前的FFT算法中奇数级（1,3,5）蝶形运算输入数据均为12bit，输出数据均为13bit，只进行加减运算未进行截位；而偶数级（2,4,6）蝶形运算输入数据均为13bit，输出数据均为12bit，其中第二级和第四级均需乘以了12bit的旋转因子，并进行了11bit的截位，第六级截了1bit（最后一级的旋转因子是1）。 图—1 64点FFT各级截位方式 下面对每级不同bit的截位进行比较分析（输入均为12bit） 所截位数 序号 级数 SNR 输出位数 2 4 6 1 12 12 2 40.6496 9 2 11 11 1 57.5163 12 3 10 10 0 69.6639 15 4 9 9 0 71.0629 17 5 10 11 1 65.2446 13 6 11 10 1 62.5455 13 7 11 11 0 59.2151 13 8 10 12 1 58.4537 12 9 10 11 2 59.8836 12 10 10 10 1 69.0928 14 图—2 SNR随每级增加位数的变化 注：第二级，第四级和第六级的截位数从14.14.4~10.10.0~9.9.-1递减，从图中可以看出当第二级，第四级和第六级的截位数小于10.10.0时，即输出的比特数大于15bit时，信噪比变化平缓。 图—3 输出为12bit时SNR随第二级增加位数的变化 注：输出都是12bit第二级的截位数从14bit到9bit，第四级截位数均为11bit，第六级截位数从-2到3，从图中可以看出输出比特一定且第四级截位数不变的情况下，当第二级截位数小于等于10，第六级截位数大于等于2的时候，信噪比变化平缓。 图—4 输出为12bit时SNR随第四级增加位数的变化 注：输出都是12bit第四级的截位数从14bit到9bit，第二级截位数均为11bit，第六级截位数从-2到3，从图中可以看出输出比特一定且第二级截位数不变的情况下，当第四级截位数小于等于10，第六级截位数大于等于2的时候，信噪比变化平缓。 图—5 SNR随第二级增加位数的变化 注：第四级截位11bit，第六级截位1bit，只改变第二级的截位数，从图中可以看出，当x=5，即第二级的截位数小于等于10时，系统的信噪比变换缓慢，因此我们可以选择此临界值。（临界时输出数据位13bit） 图—6 SNR随第四级增加位数的变化 注：第二级截位11bit，第六级截位1bit，只改变第四级的截位数，从图中可以看出，当x=5，即第四级的截位数小于等于10时，系统的信噪比变换缓慢，因此我们可以选择此临界值。（临界时输出数据位13bit） 图—7 SNR随第六级增加位数的变化 注：第二级截位11bit，第四级截位11bit，只改变第六级的截位数，从图中可以看出，当x=4，即第四级的截位数小于等于1时，系统的信噪比变换缓慢，因此我们可以选择此临界值。（临界时输出数据位12bit） 图—8 SNR随输出bit不同及中间bit不同的曲线 注：这5条线分别代表5个不同的输出bit，可见在中间bit较小时，随输出bit不同结果变化不大，而当中间bit上升时，输出bit越大信噪比越高。而对同一个的输出比特而言，当中间bit到一定大小时信噪比就保持稳定。 以上是我们对不同的截位情况所做的讨论，鉴于目前我们对板子的参数(DAC的位数及FPGA的参数)不了解，因此还需结合具体硬件的参数来决定最终的截位数。 2.64点FFT硬件实现结构 图—9 64点FFT硬件结构