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高速数字电路的信完整性与电磁兼容性设计方案 高速数字电路的信完整性与电磁兼容性设计方案 高速数字电路的信完整性与电磁兼容性设计方案 引 言 纵观电子行业的发展， 1992 年只有 40％的电子系统工作在 30 MHz 以上，并且器件多使用 DIP、 PLCC 等体积大、引脚少的封装形式；到 1994 年，已有 50％的设计达到了 50 MHz 的频次，采纳 PGA、 QFP、RGA 等封装的器件愈来愈多； 1996 年以后，高速设计在整个电子设计领域所占的比率愈来愈大， 100 MHz 以上 的系统已随地可见，采纳 CS(线焊芯片级 BGA、FG(线焊脚距密集化 BGA、 FF(倒装芯片小间距 BGA、 BF(倒装芯片． BGA、BG(标准 BGA等各样 BGA封装的器件大批浮现，这些体积小、引脚数已达数百甚至 上千的封装形式已愈来愈多地应用到各种高速、超高速电子系统中。 从 IC 芯片的发展及封装形式来看，芯片体积愈来愈小、引脚数愈来愈多；同时，因为最近几年来 IC 工艺 的发展，使得其速度也愈来愈高。这就带来了一个问题，即电子设计的体积减小致使 电路的布局布线密度 变大，而同时信号的频次还在提升，进而使得怎样办理高速信号问题成为一个设计可否成功的重点要素。 跟着电子系统中逻辑复杂度和时钟频次的快速提升，信号边缘不停变陡，印刷电路板的线迹互连和板层特 性对系统电气性能的影响也更加重要。关于低频设计，线迹互连和板层的影响能够不考虑，但当频次超出 50 MHz 时，互连关系一定考虑，而在 * 定系统性能时还一定考虑印刷电路板板材的电参数。所以，高速系 统的设计一定面对互连延缓惹起的时序问题以及串扰、传输线效应等信号完好性 (Signal Integrity ， SI 问题。 当硬件工作频次增高后，每一根布线网络上的传输线都可能成为发射 天线，对其余电子设施产生电磁 辐射或与其余设施互相扰乱，进而使硬件时序逻辑产生杂乱。电磁兼容性 (Electromagnetic Compatibility ，EMC的标准提出认识决硬件实质布线网络可能产生的电磁辐射扰乱以及自己抵挡外面电磁扰乱的基本要求。 高速数字电路设计的几个基本观点 在高速数字电路中，因为串扰、反射、过冲、振荡、地弹、偏移等信号完好性问题，原来在低速电路中无需考虑的要素在这里就显得分外重要；此外，跟着现有电气系统耦合构造愈来愈复杂，电磁兼容性也变为了一个不可以不考虑的问题。 要解决高速电路设计的问题，第一需要真切理解高速信号的观点。高速不是就频次的高低来说的，而 是由信号的边缘速度决定的，一般以为上涨时间小于 4 倍信号传输延缓时可视为高速信号。即便在工作频 率不高的系统中，也会出现信号完好性的问题。这是因为跟着 集成电路 工艺的提升，所用器件 I ／ O端口 的信号边缘比从前更陡更快，所以在工作时钟不高的状况下也属于高速器件，随之带来了信号完好性的各种问题。 2 高速数字电路设计的基本要求 在 PCB设计中，电磁兼容性的剖析也离不开布线网络自己的信号完好性，主要剖析实质布线网络可能产生的电磁辐射和电磁扰乱，以及电路板自己抵挡外面电磁扰乱的能力，并且依照设计者的要求提出布局 和布线时克制电磁辐射和扰乱的规则，作为整个 PCB设计过程的指导原则。电磁辐射剖析主要考虑 PCB板 与外面接口处的电磁辐射、 PCB板中电源层的电磁辐射以及大功率布线网络动向工作时对外的辐射问题。 关于高速数字电路设计，特别是 总线上数字信号速率高于 50 MHz 时，过去采纳集总参数的数学模型来分 析 EMC／EMI 特征显得力所不及，设计者们更趋势于采纳散布失散参数的数学模型做布线网络的传输线分 析(TALC。关于多块 PCB板经过总线连结而成的电子系统，还一定剖析不一样 PCB板之间的电磁兼容性能。 1 / 6 针对高速数字电路设计中的电磁兼容性和信号完好性问题，在进行高速 PCB板设计时需要从以下一些 方面进行考虑。 端接般配 由源端与负载端阻抗不般配致使的传输线上阻抗不连续，会惹起信号线上的反射，负载将一部分电压 反射回源端，造成电平的抬高，对器件产生损坏性的影响。同时，因为任何传输线上都存在固有的 电感和电容，假如信号在传输线上往返反射，必定会产生振铃和围绕振荡现象，惹起电路时序的失调。采纳源端 或终端的端接般配是一个比较好的解决方法。 用图 1 所示的理想传输线模型来剖析与信号反射相关的重要参数。图中，理想传输线 L 被内阻为 R0 的数字信号驱动源 Vs 驱动，传输线的特征阻抗为 Z0，负载阻抗为 RL。 负载端阻抗与传输线阻抗不般配会在负载端 (B 点反射一部分信号回源端 (A 点 ，反射电压信号的幅 值由负载反射系数 ρL 决定： 式中 ρL 称为负载电压反射系数，