2014年数字逻辑电路指导书.docxVIP

PAGE PAGE 10 实验一 门电路逻辑功能及测试 一．实验目的 熟悉门电路逻辑功能 熟悉数字电路学习机使用方法二．实验仪器及材料 １．DVCC-D2JH 通用数字电路实验箱 2．器件 74LS00 二输入端四与非门 1 片 74LS08 二输入端四与门 1 片 74LS86 二输入端四异或门 1 片 74LS32 二输入端四或门 1 片 三．实验内容 测试门电路逻辑功能 （例如 74LS00） 1、 在实验板 14 引脚区找到与非门 74LS00 芯片，  VCC 14 按右图接线，输入端接Ｋ —Ｋ (开关量输入 0 15 1 端任意两个), 输出端接Ｌ —Ｌ （开关量输出任意一个) ＆ 3 0 15 2 Y 将电平开关按下表置位，分别测出其逻辑状态． 7 输 入 输 出 1 2 Y 0 0 0 1 1 0 1 1 2、按附录中引脚图接线，分别验证或门 74LS32、与门 74LS08、异或门 74LS86 的 13 1 3 S ＆ 2 3、信号对门的控制作用 利用与非门控制输出． Y 4＆65 4 ＆ 6 5 S 1 2 ＆ 3 Ｓ接任一电平开关，用发光二极管观察 Y Ｓ对输出脉冲的控制作用． 四．实验报告 按各步聚要求填表。２．回答问题： （１）怎样判断门电路逻辑功能是否正常？ （２）与非门一端输入接连续脉冲，其余端什么状态时允许脉冲通过？什么状态时禁止脉冲通过？ 实验二 组合逻辑电路(半加器、全加器及逻辑运算) 一、实验目的 1、 掌握组合逻辑电路的功能测试 2、 验证半加器和全加器的逻辑功能二、实验器件 74LS00 二输入端四与非门 1 片 74LS86 二输入端四异或门 1 片 74LS32 二输入端四或门 1 片 74LS08 二输入端四与门 1 片 三、实验内容 AB=1Y＆Z＆１、测试用异或门(74LS86)和与非门组成的半加器的逻辑功能。根据半加器的逻辑表达式可知，半加器Y 是 A、B 的异或， 而进位 A B =1 Y ＆ Z ＆ 集成异或门和二个与非门组成如右图 在学习机上用异或门和与门接成以上电路。 A、B 接电平开关Y、Z 接电平显示。 按下表要求改变A、B 状态，填表 A 0 1 0 1 B 0 0 1 1 Y Z 输入端输出端 输入端 输出端 CSOAB=1=1 C SO A B = 1 = 1 C ≥1 SO、C 接发光二极管 按下表要求改变A、B、C 状态，填表 A B C SO CO 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 四、实验报告 （１）按要求填表 （２）分析如何使用适当的门电路实现半加器与全加器的功能 实验三 译码器、数据选择器和总线驱动器 一、实验目的 1、 熟悉集成译码器。 2、 了解集成译码器应用。二、实验仪器及材料 74LS138 3—8 线译码器 2 片 74LS153 双 4 选 1 数据选择器 1 片 74LS244 单向三态数据缓冲器 1 片 74LS245 双向三态数据缓冲器 1 片 74LS20 四输入端二与门 1 片 三、实验内容 1、译码器功能测试 +5V123A0A116VccA2Y0Y1Y245S3Y3Y4Y5Y6 Y15141312111096S2S71GND87图 3.1 3—8 线译码器 74LS138 引脚图排列图 3.1 为 3—8 线 74LS138 引脚图。表 3.1 为 74LS138 功能表，其中 A2 、A1 、A0 为地址输入端，Y0 ～ Y7 为译码输出端，S1、S2 、S3 为使能端。表 3.1 为 74LS138功能表，当S1＝1，S2 ＋ S3 ＝0 +5V 1 2 3 A0 A1 16 Vcc A 2 Y0 Y1 Y 2 4 5 S 3 Y3 Y4 Y5 Y6 Y 15 14 13 12 11 10 9 6 S2 S 7 1 GND 8 7 图 3.1 3—8 线译码器 74LS138 引脚图排列 输入输 输 入 输 出 S 1 S S 2+ 3 A 2 A 1 A 0 Y 0 Y 1 Y 3 Y 4 Y 6 Y 7 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 Y 2 Y5 0 0 0 0 1 1 1 1 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 ２、用一片 74LS138 和适当的与非门实现全减器的功能 写出全减器的真值表 画出实现其功能的逻辑电路