第三章硬件描述语言verilog语言.pptx

第三章 Verilog语言;第一部分 Verilog基础;1.1 简述;Verilog在VLSI设计过程中的位置;Verilog的历史;Verilog 与 VHDL;Verilog HDL与 C语言;Verilog HDL的设计流程 ;1.2 语言的一般结构;模块（module）;一个模块的基本语法如下:;二选一多路选择器的Verilog程序1;二选一多路选择器的Verilog程序2;二选一多路选择器的Verilog程序3;对程序1,2,3进行测试的测试模块;模块的实例:;模块的逻辑功能定义方法:;时延的定义:;a.数据流描述方式;b. 行为描述方式;行为描述方式;全加器的例子 module FA(A,B,Cin,Sum,Cout); input A,B,Cin; output Sum,Cout; reg Sum,Cout,T1,T2,T3; always @(A or B or Cin) begin; Sum=(A ^ B) ^ Cin; T1=A Cin; T2=B Cin; T3=A B; Cout=(T1 | T2) | T3; end endmodule;c. 结构化描述方式; module FA_S(A,B,Cin,Sum,Cout);