FPGA和Verilog设计中的latch锁存器的问题讲解.pdfVIP

FPGA和和Verilog设设计计中中的的latch锁锁存存器器的的问问题题讲讲解解 FPGA和Verilog设计中的latch锁存器的问题 ⼀直都知道fpga中有latch这么⼀回事，但是⼀直都不太清楚到底 么是锁存器，它是怎么产⽣的，它到底和寄存器有多少区 别，它怎么消除。为 么说他不好？ ⼀，是 么 锁存器是⼀种在异步时序电路系统中，对输⼊信号电平敏感的单元，⽤来存储信息。⼀个锁存器可以存储1bit的信息，通常， 锁存器会多个⼀起出现，如4位锁存器，8位锁存器。 锁存器在数据未锁存时，输出端的信号随输⼊信号变化，就像信号通过⼀个缓冲器，⼀旦锁存信号有效，则数据被锁存，输⼊ 信号不起作⽤。因此，锁存器也被称为透明锁存器，指的是不锁存时输出对于输⼊是透明的。 ⼆锁存器与寄存器的区别： 两者都是基本存储单元，单锁存器是电平触发的存储器，触发器是边沿触发的存储器。本质是，两者的基本功能是⼀样的，都 可以存储数据。意思是说⼀个是组合逻辑的，⼀个是在时序电路中⽤的，时钟出发的。 三，锁存器的危害： 对⽑刺敏感，不能异步复位，所以上电以后处于不确定的状态； Latch会使静态时序分析变得⾮常复杂； 在PLD芯⽚中，基本的单元是由查找表和触发器组成的，若⽣成锁存器反⽽需要更多的资源。 第三条也是最基本的原因。 四，产⽣的原因********ps重重之重