数字系统设计试卷：2008年VHDL试卷A2.docVIP

姓名 学号 学院 姓名 学号 学院 专业 座位号 ( 密 封 线 内 不 答 题 ) ……………………………………………………密………………………………………………封………………………………………线……………………………………线……………………………………… _____________ ________ … 华南理工大学期末考试 《 数字系统设计 》A试卷 注意事项：1. 考前请将密封线内各项信息填写清楚； 2. 所有答案请直接答在答题纸上； 3．考试形式：闭卷； 4. 本试卷共 七 大题，满分100分， 考试时间120分钟。 题 号 一 二 三 四 五 六 七 总分 得 分 评卷人 简答题（共25分，每题5分） 简述产生固有延时和传输延时的原因。 在VHDL中，可以使用并行和顺序语句编写VHDL模型，解释“并行”和“顺序”在这里的含义，并分别举例加以说明。 简述功能仿真和时序仿真的区别。 从逻辑设计转换成电路实现的物理设计过程中，迭代是一类很有用的技术。其具体含义是什么？常用的迭代技术有哪几种？它们各自的优缺点是什么？ 用图示法描述一般时序系统的模型，并作简要说明。 根据下述VHDL程序段，画出相应的逻辑示意图（共20分，每题5分）。 1、Process( gate, a, b) Begin if (gate=‘1’) then q=a and b; end if; End process ; 2、Process(clk) Begin If (clk =‘1’) then Q=data; End if; End process; 3、假设法fadd4是已经描述好的元件 Entity fadd8 is port ( a , b : in std_logic_vector(7 downto 0) ; ci: in std_logic; co: out std_logic; sum: out std_logic_vector (7downto 0)); End fadd8 ; Architecture stru of fadd8 is Component fadd4 port ( a , b: in std_logic_vector(3 downto 0) ; ci: in std_logic; co: out std_logic; sum: out std_logic_vector (3 downto 0) ); End component; Signal carry_out : std_logic ; Begin U1: fadd4 port map( a( 3 downto 0), b(3 downto 0), ci, carry_out, sum(3 downto 0); U2: fadd4 port map( a( 7 downto 4), b(7 downto 4), carry_out, co, sum(7 downto 4); End stru; 4、用1个加法器和多个二路选择器综合下面的程序段，画出逻辑示意图 Process( select,a,b) begin if select=‘1’then q=a+b; else q=c+d; end if ; end process; 简述ASM图与普通程序流程图之间的区别，并根据ASM图画出时序图。（10分） （b） Clock ASM(a) Z Y(C=1) W(C=1) W(C=0) ASM(b) Z Y(C=1) W(C=1) W(C=0) 下图是交通灯电路的ASM图，并用双进程状态机描述，请在空白处填入合适语句, 使程序完整正确。（10分） Entity tra