司洪珲文献综述.pdfVIP

1 前言 锁相环(PLL)的理论与研究日趋完善，应用范围遍及整个电子技术领域，如信号处 理，调制解调．时钟同步，倍频，频率综合等都应用到了锁相环技术。随着集成电路 技术的发展，集成锁相环和数字锁相环技术日趋成熟，因此，可以把全数字锁相环路 (ADPLL)作为一个功能模块嵌入SOC，构成片内锁相环。 锁相环是一个能自动跟踪输入信号相位的闭环自动控制系统，其基本组成包括： 鉴频/鉴相器，环路滤波器，压控振荡器以及分频器，这几个部分一起构成一个负反馈 环路，实现被锁信号和参考信号的相位同步。 锁相环应用领域十分广泛，而随着集成电路发展，全数字的锁相环在通信系统中 也被广泛应用。不仅能够制成频率较高的单片集成锁相环路，还可以把整个系统集成 到一个芯片上去，实现所谓的片上系统 SOC 。随着集成电路的发展，锁相环功能被集 成在电路芯片内，本文设计了一种适合于锁定未知频率的锁相环，并进行仿真。重点 分析并实现鉴频模块电路，并且分析了ADPLL 中的鉴相器的使用。由于设计的合理性， 降低了FPGA 上关键路径的组合逻辑规模，改善了锁相环中的时钟偏移，提高了系统 在FPGA 上实现的速度，很大程度上满足了ADPLL 的高性能要求，非常适合于高速情 况下的应用。 2 系统的工作原理 数字锁相环电路的系统结构图如图 1 所示。由数