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约束设计 Practical Design for Xilinx, Section 7, 12/29/98 Page 1 什么情况用时序约束? 什么情况用时序约束? 约束增加运行时间 除非特殊情况 尽量不要采用 通常高速的设计需要进行约束 — 取决于所选器件的速度等级 一般情况下 当设计只有一个时钟信 号 而且时钟频率低于50MHz 时 逻辑电路又较简单 7 级逻辑或更