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上拉电阻为何能上拉 在节点与正 5V 电源之间接个 10k 的上拉电阻，能把这个节点的点位拉上来。我实在不明白， 要想把电位提上来，直接接电源不就行了？电源通过这个10k 的电阻肯定会降压的，这样一来，岂不是把节点的点位降低了吗？ 往往这个节点要求应用单片机或者其他控制器件来控制它为高或低电平（即这个节点与I/O 口连接） 如果单纯的想要使这点成为高电平，并且输出阻抗非常大的话，直接接电源也无妨，但是如果你单片机如果要使这个节点拉低，即单片机内部使节点接地，这样5V 电源不是和地短路了么。 另外，当要求这个节点为高电平的时候，你的这个节点和地之间的阻抗一般是非常大，比如100K 的阻抗，而你上拉一个 10K 的电阻的话，这个点的电压为（5/100+10）*100=4.5V 这样也可以上高电平啊。而当要求这个节点为低电平的时候只要把它和地连就可以了，电源和地之间有一个 10K 的负载：） 使用上拉电阻的情况： 1、当TTL 电路驱动COMS 电路时，如果TTL 电路输出的高电平低于COMS 电路的最低高电平（一般为 3.5V），这时就需要在 TTL 的输出端接上拉电阻，以提高输出高电平的值。2、OC 门电路必须加上拉电阻，才能使用。 3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。 4、在COMS 芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。 5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。 6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。 7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。 上拉电阻阻值的选择原则包括: 1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。 2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。 3、对于高速电路，过大的上拉电阻可能边沿变平缓。 综合考虑以上三点,通常在 1k 到 10k 之间选取。对下拉电阻也有类似道理 对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素： 驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强， 但功耗越大，设计是应注意两者之间的均衡。 下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。 高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保 能输出正确的电平。以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。 频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的 输入电容会形成RC 延迟，电阻越大，延迟越大。上拉电阻的设定应考虑电路在这方面的需求。 下拉电阻的设定的原则和上拉电阻是一样的。 OC 门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供，设输入端每端口不大于 100uA,设输出口驱动电流约 500uA，标准工作电压是 5V，输入口的高低电平门限为0.8V(低于此值为低电平)；2V(高电平门限值)。 选上拉电阻时： 500uA x 8.4K= 4.2 即选大于 8.4K 时输出端能下拉至 0.8V 以下，此为最小阻值，再小就拉不下来了。如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于0.8V 即可。 当输出高电平时，忽略管子的漏电流，两输入口需200uA 200uA x15K=3V 即上拉电阻压降为 3V，输出口可达到 2V，此阻值为最大阻值，再大就拉不到 2V 了。选 10K 可用。COMS 门的可参考 74HC 系列 设计时管子的漏电流不可忽略，IO 口实际电流在不同电平下也是不同的，上述仅仅是原理， 一句话概括为：输出高电平时要喂饱后面的输入口，输出低电平不要把输出口喂撑了（否则 多余的电流喂给了级联的输入口，高于低电平门限值就不可靠了）。