DCDC中恒定导通时间控制模式COT介绍.docxVIP

DCDC恒定导通时间控制模式（COT）介绍TCL多媒体研发中心设计5所贺顺亮 近年来，很多DC-DC厂家推出了恒定导通时间控制模式（COT）的 DC-DC,本文试图剖析这种控制模式的原理，帮助设计人员正确使用这种控 制模式。 如下列图1所示，为传统恒定导通时间DC-DC电路结构。U1为恒定时间 产生器，U1的输入为Vin和Vout。Vout经过电阻R1和R2分压，得到反应 电压匕叱 被送到比拟器U2的反相输入端，比拟器U2的同相输入端为参考 电平力所，比拟器U2的输出连接到与门U4的一个输入端。与门U4的另外一 个输入端为最小关断时间产生器U3的输出端（后面介绍最小关断时间产生 器）。与门U4的输出端连接到RS触发器U5 （关于RS触发器，请见附录1） 的置位端S, RS触发器U5的复位端R接收恒定时间产生器U1的输出信号。 RS触发器U5的输出Q 一方面送给MOS驱动器U6,另一方面又反应回恒 定计时器U1和最小关断时间产生器U3O ESR为输出电容Co的等效串联电 阻。 图1传统恒定导通时间DC-DC电路结构 工作过程： 电路运行时，当输出电压Vout的反应信号吟8低于参考电平匕窗时，比拟 器U2输出为正。假设最小关断时间产生器U3的输出也为正，那么与门U4的输 出为正，根据RS触发器的特性，S端为正，使之输出Q为正。此正的信号 Q通过驱动器U6将上管M1翻开，下管M2关闭，使得输出电压Vout升高， 反应信号/8也升高。同时，此正的信号Q触发恒定时间产生器U1开始计时。 当输出电压Vout升高至/b大于参考电平匕吠，比拟器U2输出为负， 进而知RS触发器的置位S端为零，根据RS触发器的特性，S端为零，其输 出Q保持原来的状态。当恒定时间产生器U1到达预设时间后，其输出端0 变为高，进而RS触发器U5的置位R端为高，使得RS触发器的输出变为Oo 驱动器U6关断上管M1,开启下管M2,输出电压Vout开始下降。同时触发 最小时间产生器U3开始计时。U3被触发后，在预设的最小关断时间内，输 出一直为0。增加最小时间产生器U3的目的是：防止由于噪声干扰等其它原因 U2输出为正，错误地开始一个新的周期。从而保证上管Q1有一个最小关断时 间。最小时间产生器U3被触发后，经过最小关断时间后，其输出又变为正。当 输出电压Vout下降，使得反应信号匕/氐于参考电平5ef时，重新开始一个 新的周期。 应当指出，负载电流较小时，电感电流可能下降至0甚至反向流动。为 了防止电感电流反向流动，通常的做法是在电感电流下降至0时，将下管M2 关断或使其工作为一个等效微电流源。 图2为图1所示电路的各点工作波形。当电路出于稳态工作时，由于ESR 和负载相比拟，ESR远小于负载阻抗，可以认为电感电流的纹波局部全部流 经ESR和理想电容Co,从而在ESR产生一个与电感电流纹波局部同相且幅 值与之成比例的一个纹波电压。应当注意到，由于电容的积分作用，产生的 电容纹波电压与电感电流纹波局部之间存在90度的相位延迟。 当ESR远大于理想电容C。的容抗时（此种情况，例如大容量电解电容 滤波），ESR两端的纹波电压占主导作用，此时，输出电压比拟稳定，如图2所示。当ESR远小于理想电容Co的容抗时（此种情况，例如陶瓷电容滤波）, 理想电容Co两端的纹波电压占主导作用，此时，输出电压不稳定，如图3 所示。 图2 ESR远大于Co容抗时的各点工作波形 上开关管门极驱动信号ESR电压纹波 图3 ESR远小于Co容抗时的各点工作波形 由图2和图3可见，传统恒定导通时间DC-DC电路需要具有较大ESR 的电容（如电解电容、固态高分子电容等）来稳定系统。但是，有些手持设 备或者移动设备，装不下体积大的的电解电容，必须使用体积较小的陶瓷电容，而陶瓷电容的ESR非常小，因此有必要提出一种在低ESR下仍能稳定 工作的恒定导通时间DC-DC电路。 下列图4为传统恒定导通时间DC-DC实际电路（TI提供）。 恒定时 间产生器U1ConOn-Time TimerPWM Latch3RS Q比拟器U2RS触发器U5VINoHigh-Side Driver vdd-iCross Conduction ControllloffLUr lrnMinimum Off-Time Timer最小关断 时间产生 器U3 恒定时 间产生 器U1 Con On-Time Timer PWM Latch 3 R S Q 比拟器U2 RS触发器U5 VIN o High-Side Driver vdd-i Cross Conduction Control lloff LU r l rn Minimum Off-Time Timer 最小关断 时间产生 器U3 ZC Latch Q — I 电感零电流 检测单元