Verilog HDL数字设计与综合（第二版）练习题09解答.pdfVIP

YOUR Verilog HDL数字设计与综合（第二版）练习题09解答 LOGO 原 创 文 档 请 勿 盗 版 1．使用assign和deassign语句，设计一个带异步clear (q = 0)和preset (q = 1)端口的由上升沿触发的D触发器。 答：代码如下： module my_dff(q,d,clock,clear,preset); output q; input d,clock,clear,preset; reg q; always @(posed