Verilog HDL数字设计与综合（第二版）练习题14解答.pdfVIP

YOUR Verilog HDL数字设计与综合（第二版）练习题14解答 LOGO 原 创 文 档 请 勿 盗 版 1．例6.5中使用RTL描述定义了一个超前进位的四位全加器。使用身边现有的工艺 库综合该全加器。优化电路，使其达到最快速度。把同样的激励施加到RTL和 门级网表上，比较它们的输出。 答：测试模块： module t14_1; wire [3:0] sum; wire c_out; reg [3:0] a,b;