用VHDL语言描述和实现乘法累加器设计.pdfVIP

设计应完成的功能要求： （1）乘法累加器的结构如下图所示，5位的被乘数X和5位的乘数Y输入后，暂存在寄存器5位 的寄存器A 和 B 中，寄存器A 和B 的输出首先相乘，得到10位乘积，该乘积通过选择信号sel 的控制，可以和 10位寄存器C 的输出相加，相加结果保存在寄存器C 中，实现乘法累加功能； 也可以通过sel选择全零和乘积相加，实现乘法功能。寄存器C的输出也是系统输出Z。 ：用VHDL语言描述和实现乘法累加器设计 （2 ）要求乘法器和加法器都采用电路描述，不采用算法描述。 （3 ）要求寄存器A,B,C具有异步清零功能，全部寄存器采用相同的时钟和清零信号。 （4 ）设计的最终输出是设计报告。 设计报告的内容要求： （1）设计报告的格式采用标准的深圳大学设计报告格式 （2 ）设计报告应包括该电路的总体结构图和主要功能模块组成图； （3 ）设计报告应根据总体结构图，说明VHDL代码编写的设计思路和基本原理； （4 ）设计报告应完成该电路的VHDL代码设计； （5 ）设计报告应完成该电路的VHDL仿真分析。 一、实验目的 用VHDL语言描述和实现乘法累加器设计 二、实验内容及步骤 一．总体结构图 设计思路及原理 ： 首先，寄存器A、B、C具有异步清零功能，rest在clk之前调用，当复位信号rest为1时，寄存器A、B、C复 位，当rest为0时，并且在它们同一时钟clk 的上升沿到来时，输出将等于输入，起到了数据锁存功能。同时， 寄存器的输出Z既是整个结果的输出，也可以被内部引用，因此在定义Z 的端口时，把端口类型定义为buffer。 5位的被乘数X和5位的乘数Y输入后，暂存在寄存器5位的寄存器A和B 中，通过寄存器A、B 的寄存，能 够让不同时到达的数据X和Y 能够在同一时钟的控制下同时参与运算，寄存器A和B 的输出分别为x_temp和 y_temp，他们首先相乘，得到10位乘积mul，该乘积通过选择信号sel 的控制，当sel为 1时，acc=z，即乘积 mul可以和10位寄存器C 的输出相加，相加结果保存在寄存器C 中，实现乘法累加功能；当sel为0时，acc为 全零，即选择全零和乘积相加，实现乘法功能。寄存器C 的输出也是系统输出Z。 二．功能模块图 《 》试卷 卷 第 1 页 共 7 页 1.加法器 2.乘法累加器 RTL 生成电路图 5bits 并行乘法器设计原理和结构 a4 a3 a2 a1 a0 * b4 b3 b2 b1 b0 = a4b0 a3b0 a2b0 a1b0 a0b0 a4b1 a3b1 a2b1 a1b1 a0b1 a4b2 a3b2 a2b2 a1b2 a0b2 a4b3 a3b3 a2b3 a1b3 a0b3 a4b4 a3b4 a2b4 a1b4 a0b4 p9 p8 p7 p6 p5 p4 p3 p2 p1 p0 通过老师的讲解，5bits 并行乘法器是由乘法展开式转化成加法来实现的，比如p1 = a1b0+a0b1， p4 = a4b0+a3b1+a2b2+a1b3+a0b4.表达式中用到了与门电路和全加器，所以在全加器的时候有需要 进位的地方。比如a1b0+a0b1 如果产生了进位，则产生的进位向左边高位a2b0进位，作为a2b0+ a1b1 的低位进位。再通过书上（P232）的例子，我们可以画出乘法器的结构图，写出乘法器的实验代码， 如图所示与门结果为an，和为s，进位为c。 三．代码设计 乘法累加器 -- Company: -- Engineer: -- -- Create Date: 09:02:34 06/30/10 -- Design Name: -- Module Name: mzc - Behavioral -- Project Name: -- Target Device: -- Tool versions: -- Description: -- -- Dependencies: -- -- Revision: -- Revision 0.01 - File Create