DDR3_SDRAM内存控制器设计.pptx

陆彦珩 09300720291 指导老师：范益波 DDR3 SDRAM内存控制器研究与设计 本课题研究的内容 DRAM发展历程概述 DDR3 SDRAM特性及基本操作 Altera DDR3 SDRAM控制器IP核研究 内存控制器后端设计 内存控制器前端设计 仿真结果 DRAM发展历程 指令 缩写 cs_n ras_n cas_n we_n A10 地址 Load Mode Register LMR 0 0 0 0 x Op- Code Auto Refresh REF 0 0 0 1 x x Precharge PRE 0 0 1 0 0 Bank/x Precharge All PREA 0 0 1 0 1 x Activate ACT 0 0 1 1 1 Bank/ Row Write WR 0 1 0 0 0 Bank/ Col Write with autoprecharge WRA 0 1 0 0 1 Bank/ Col Read RD 0 1 0 1 0 Bank/ Col Read with autoprecharge RDA 0 1 0 1 1 Bank/ Col ZQ Long ZQCL 0 1 1 0 1 x ZQ Short ZQCS 0 1 1 0 0 x No Operation NOP 0 1 1 1 1 x Deselect DSEL 1 X x x x x DDR3 SDRAM基本操作 Altera DDR3 SDRAM控制器IP核 Altera UniPHY物理接口模块图 系统应用框图 存储器控制器结构 时钟域的转换 接口协议转换 控制器前端 控制器件初始化及自动刷新操作 发送数据读写所需命令 控制器后端 调整操作时序 完成时序自校准 物理接口 行缓冲策略 Close page policy 尽可能保持行缓冲关闭 Open page policy 尽可能保持行缓冲打开 DDR3 SDRAM初始化原理 1、维持复位信号有效至少200微秒，拉高CKE(时钟使能)为高电平； 2、CKE变为低电平，10ns后复位信号失效，再等待500微秒，直到CKE变为高电平； 3、至少发送一个NOP(空操作)命令或DESEL(非选中)命令； 4、依次设置EMR2、EMR3、EMR1、EMR 5、执行ZQCL命令，进行ZQ校准； 6、等待锁相环相位锁定和ZQ校准完成。 基于close page policy的控制器后端模块框图 基于close page policy的控制器后端状态机 基于open page policy的控制器后端模块框图 基于open page policy的控制器后端状态机 控制器前端设计 仿真结果 谢谢！ QA