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FPGA—4位十进制频率计 4位十进制频率计 设计目的 用Verilog HDL语言设计一个能实现自动测频的4位十进制频率计。 1）测量范围: 1Hz～9999Hz 2）测量的数值通过4个数码管显示 3）频率超过9999Hz时，溢出指示灯亮，可以作为扩大测量范围的接口。 设计原理 1、若某一信号在T秒时间里重复变化了N 次，则根据频率的定义可知该信号的频率fs 为：fs=N/T。 2、当T=1s时，N就是测得的频率。 3、根据以上所提出的方法，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器复位信号。这个复位信号可以由一个测频控制信号发生器产生，即图1中的TESTCTL，它的设计要求是，TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的EN使能端进行同步控制。当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，每0.01ms锁存器进行一次锁存，并由数码管显示计数值。设置锁存器是为了使显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号RST_CNT对计数器进行清零，为下1秒钟的计数操作准备。 图3 芯片信息配置 由于我们所采用的板子为RCXQ208_V5 FPGA开