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8位移位寄存器 数字电路与逻辑设计实验报告 实验七 8位移位寄存器的设计 一、实验目的 熟悉Quartus?仿真软件的基本操作～并用VHDL/Verilog语言或者逻辑图完成8位移位寄存器的设计。 二、实验内容 用VHDL语言设计由边沿触发式D触发器构成的8位移位寄存器～并进行仿真与分析, ,参看新、老教材中移位寄存器的逻辑功能及其VHDL源代码, 三、实验原理 1. 寄存器是中央处理器内的组成部分。 2. 寄存器是有限存贮容量的高速存贮部件～它们可用来暂存指令、数据和位址。 3. 寄存器通常都用来意指由一个指令之输出或输入可以直接索引到的暂存器群组。更适当的是 称他们为“架构寄存器”。 四、实验方法与步骤 实验方法: 采用基于FPGA进行数字逻辑电路设计的方法。 采用的软件工具是QuartusII(或Maxplus?)软件仿真平台～采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱,由于实验室条件有限～无法实现,。 实验步骤: 1) 编写源代码。打开QuartusII软件平台～点击File中得New建立一个文件。编写的文件名与实 体名一致～点击File/Save as以“.vhd”为扩展名存盘文件,画逻辑图实现则新建block文件,。 2) 按照实验箱上FPGA的芯片名更改编程芯片的设臵。操作是点击Assign/Device