组合逻辑与$display分析和总结.docx

组合逻辑与$display 这次发现的问题其实还是很有代表性的 是关于系统函数与组合逻辑的时刻取指问题 问题发现的缘由是 本来想写一个纯组合逻辑运算的电路 用display 的方式把每次的结果显示出来 于是便有了下文 1//////////////////////////////////////////////////////////////////////////// 1 //////////////////////////////////////////////////////////////////////////// //// //////////////////////////////////////////////////////////////////////////// //// 8 module gray_code #(parameter WIDTH=4)( //////////////////////////////////////////////////////////////////////////// //// 15 //////////////////////////////////////////////////////////////////////////// //// 16 assign gray_enc = {bin_in[WIDT1H]-, bin_in[WIDTH-1:1] ^ bin_in[WIDTH-2:0]} ; 17 assign gray_enc_minus = {gray_enc[WIDTH1-] ^ gray_enc[WIDTH-2], gray_enc[WIDTH-3:0]}; 18 always @(*) begin: proc_gray_dec 19 20 21 integer m; bin_dec = b0; bin_dec[WIDTH-1] = gray_enc[WIDTH1-]; 2 // MODULE NAME : gray_code // 3 // DATE : Thu Aug 23 11:05:54 CST 2012 // 4 // DESCRIPTION : gray_cotdeemplate test for dual n-bit Gray // 5 // code counter encoder/decoder // 6 // VERSION : 1.0 // 7 9 input wire [WIDTH-1:0] bin_in 10 , output wire [WIDTH-1:0] gray_enc 11 , output wire [WIDTH-2:0] gray_enc_minus 12 , output reg [WIDTH-1:0] bin_dec 13 ); 14 22 for(m=WIDTH-1;m0;m=m-1) 23 bin_dec[m1-] = bin_dec[m] ^ gray_enc[m1-]; 24 end 25 //////////////////////////////////////////////////////////////////////////////// 2627 endmodule 28 //////////////////////////////////////////////////////////////////////////// //// 26 27 endmodule 28 29 // CREATED BY poiu_elab@1207 //////////////////////////////////////////////////////////////////////////// //// 1 //////////////////////////////////////////////////////////////////////////// //// 2 // 3 DATE : Thu Aug 23 11:37:04 CST 2012 //////////////////////////////////////////////////////////////////////////// //// //////////////////////////////////////////////////////////////////////////// //// 4 `timescale 1ns/100ps 5 `define CLK_OSC 20 6 `define CLK_CYCLE 1(000.0/2.0/`CLK_OSC) 7 `define WIDTH 4 8 `define