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EDA 技术基础实验报告 实验名称：含异步清 0 和同步时钟使能的十进制加法法计数器 姓名：李江虹 学号：068 专业及班级：通信工程（3）班 指导老师：刘文进 实验三 含异步清 0 和同步时钟使能的十进制 加法法计数器 一、实验目的： 学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL 设计技术。二、实验原理 实验图 1 是一含计数使能、异步复位十进制加法计数器，例 1 是其 VHDL 描述。由实验图 1 所示，图中间是 4 位锁存器；rst 是异步清信号，高电平有效；clk 是锁存信号；D[3..0] 是 4 位数据输入端。当 ENA 为1时，多路选择器将加 1 器的输出值加载于锁存器的数据端； 当 ENA 为0时将0000加载于锁存器。 图 1 含计数使能、异步复位十进制加法计数器 三、实验内容 在 MAX+plusII 上参照例 1(4 位二进制计数器)进行设计、编辑、编译、综合、适配、仿真。说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。 【例 1】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT4B IS PORT (CLK : IN STD_LOGIC; RST : IN STD_LOGIC; LOAD : IN STD_LOGIC; DATA :IN STD_LOGIC_VECTOR(3 DOWNTO 0); OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT4B; ARCHITECTURE behav OF CNT4B IS SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN P_REG: PROCESS(CLK, RST,LOAD) BEGIN IF RST = 1 THEN CQI =0000; ELSIF CLKEVENT AND CLK = 1 THEN IF LOAD = 1 THEN CQI = DATA; ELSIF CQI=1001THEN CQI=0000; COUT =1; ELSE CQI=CQI+1; COUT =0; END IF; END IF; OUTY = CQI ; END PROCESS P_REG ; END behav; 四、引脚锁定以及硬件下载测试。 引脚锁定后进行编译、下载和硬件测试实验。 答：如上图所示，编译结果无错。 答：上图是编译正确完成生成的元器件。 答：仿真的结果如上图所示，在此程序中，将 CQI 的值赋给输出端 OUTY，而由于存在延时性，所以在几个ns 后输出端 OUTY 等于 CQI 的值。给一个 25ns 为周期的时钟信号时 OUTY 就开始计数，当记到 9 时，再当下一个时钟的上升沿到达时OUTY 就由 9 变为 0， 而此时进位端COUT 输出为 1，而当OUTY 输出为其他值时，此时进位端COUT 输出为 0， 这就完成一个周期的计数，即完成了模为 10 的计数器；而当 RET 复位信号有效时， OUTY 输出就跳变为 0，又因为RET 复位信号不受时钟影响，所以它实现了异步复位清零的功能； 而当 LOAD 置数信号有效时，而且还要再时钟的作用下，OUTY 输出才跳变为 6（因为将输入DATA的值设为 6），这就实现了同步置数的功能。 答： 根据实验箱实际逻辑器件选择 【“ Assign ” | “ Device ” | “ FLEX10K ” | “EPF10K10LC84-3”】，并根据下载板上的标识对管脚进行配置。以上是的图是我们进行管脚的安排，置位端 LOAD 选择 K9 对应芯片的 47 管脚，复位清零端RET 选择 K10 对应芯片的 48 管脚，而DATA3—DATA0分别选择 K13、K14、K15、K16 芯片的的 51、52、53、54 管脚，进位端 COUT 选择 3A 对应芯片的 9 管脚，而最后输出端 OUTY3、OUTY2、OUTY1、OUTY0 分别选择芯片的 1D、1C、1B、1A 对应 73、78、79、80 管脚，时钟信号CLK 选择芯片的CP1 对应 1 管脚。然后下载，进行硬件测试，检验结果是正确。 五、思考题 1、在例 1 中是否可以不定义信号 CQI，而直接用输出端口信号完成加法运算，即 : OUTY = OUTY + 1 ？ 答：实验时我将 OUT 变为 BUFFER 时，将程序中的 CQI 端口都改为 OUTY 端口，且把 OUTY=CQI 给删了，编译无错后输出的仿真波形如下图所示： 这是可以不定义