dram制造工艺学习.pptxVIP

DRAM在VLSI半导体产品中产量最高，并且在半导体工业中DRAM是最具竞争力的市场之一。尽可能的增加每个晶圆上芯片的数量，提高成品率，同时尽量降低工艺的复杂性和成本对DRAM厂商来说是必要的。通常来说，对低成本工艺的需求导致DRAM晶体管的性能滞后于那些高性能的逻辑线路。厂商通过改变DRAM的结构来尽量满足近年市场对更高性能的DRAM的需求。;相关芯片尺寸的缩小是使DRAM的均价可以持续不断的降低的唯一办法。在最近几年，厂商不再对市场引进下一代DRAM产品，而是利用新一代DRAM产品的技术发展来减小已经批量生产的DRAM芯片的尺寸。;DRAM单元结构的演变;深槽式电容器与堆叠式电容器的比较;;;进入0．175μm时代之后，机台设备无重大突破，而是以制程整合方式发展不同硬光罩材料以增加蚀刻的选择比。一般以湿蚀刻率较快的硼氧化硅（BSG)做为主（见图4，5），以便于深槽完成后可以完全去除。;为增加蚀刻选择比，可在BSG之上增加一层多晶硅。因双频（Dual－Frequency) Rie蚀刻机的发展，更进一步将深槽蚀刻延伸至0．11μm时代以后。深槽蚀刻依深度不同可区分为两大部分：上半部约1μm深度有项圈氧化硅的部分要形成约89°的导角以避免后续多晶硅的沉积产生空洞及隙缝，影响电容读写（见图6）。;其余下半部是电容器构成部分，要尽量维持垂直延伸到深槽底部，以获得最大基板面积（见图7）。导角大小决定于蚀刻气体HBR（溴化氢）/NF3/O2中的O2分压，及晶圆表面的温度。O2与Si反应的生成物会覆在沟壁上，减小沟孔的尺寸，形成导角。而生成物的多少决定于反应时晶圆上的温度。 ;;原则O2含量及晶圆温度愈高，导角角度愈大。深槽深度的极限是决定于所谓的递减效应（lAG Effect），也就是蚀刻率会随深度增加而递减，直到蚀刻率等于零。这种现象造成深槽深度与蚀刻时间无关，而决定于蚀刻开始时的cd大小。以目前机台设备的能力，可达到宽深比50以上，足以应付到1Gb DRAM以后的时代。在去除硬光罩之后，深槽清洗是另一个重要步骤。一般是用含有HF/EG（乙二醇）的混酸，与沟壁有完全的润湿性（wetability），并可去除蚀刻反应的生成物。由于深槽内壁在清洗后会略为扩大，混酸的另一功能是能将保护底材的氮化硅（Silicon nitride）在水平方向回蚀一些，避免形成氮化硅层突出部分，影向后制程多晶硅的填入。 ;形成的方法是先以LP－CVD方式沉积砷掺杂氧化硅在深槽内壁（见图8），再以光阻回蚀方式将上方约1．5μm的砷氧化硅去除，使生成BP的区域远离电晶体元件的工作区域（见图9）。;之后，再以LPCVD方式填入一层TEOS四乙基原硅酸盐（tetraethyl orthosilicate）覆盖层（CAP LAVER）以防止掺杂向外扩散。经过回火处理后，砷氧化硅的掺杂扩散到底材内，形成电容器的下基板（见图10）。在去除深槽壁砷氧化硅之后，进行NO介电层沉积。沉积之前先以湿蚀刻方式将沟壁内所有氧化物去除，再进入炉管内以in－Situ（原位）氮化法，用NH3及N2将沟壁上的原始氧化层（native Oxide）转为氮氧化物（Sion）。;再接着以LP－CVD方式沉积Si3N4介电质，并以再氧化（RE－Oxidation）修补氮化物表面的缺陷。最后再将N－DOPED（N掺杂）多晶硅填入深槽中，形成NO电容器（见图11）。这个阶段的最后步骤是形成项圈氧化硅绝缘层。对于16Mb以上高密度记忆体阵列，电容器和电晶体元件的水平距离愈靠近，甚至部分区域相互重迭。为避免相互干扰，项圈氧化层提供了垂直方向与电晶体元件的隔离，并与Sti连接，形成记忆体单位元件之间绝缘层的一部分。;制程步骤首先将多晶硅蚀刻至P－well的下方，称为Recess（凹槽）－1，再以湿蚀刻去除NO介电层部分，并以热氧化方式修补沟壁上电浆蚀刻损伤。项圈氧化硅以CVD方式沉积TEOS，加上回火处理使致密化（Densification），最后再以蚀刻方式将表面氧化硅去除，形成侧壁（Sidewall)项圈氧化硅绝缘层（图12）。 ;;;UNDOPED 或DOPED的多晶硅（BS Poly）在第3次填入深槽之前，在炉管内通入微量氧气以对底材暴露的BEST界面形成一层薄的氧化层，阻止底材缺陷及差排的移动所造成的漏电。填入之后，以cmP化学机械平坦化方式将表面的多晶硅移除（见图15，16）。;最后再以蚀刻方式将多晶硅表面移到底材下方50 nm（Recess－3），决定BEST的上方界面（见图17）。BEST本身的导电性来自于下方Poly II DOPANT的扩散。Recess－2及Recess－3的相对深度决定了BEST与源极界面的阻抗，而Recess－3上方到晶圆表面的区域会在Sti氧化层形成时做为电容