设计初步(新模版)（）.ppt

3 更复杂电路的VHDL描述 CLK Q n 时序电路中，一般计数器的输入/输出信号包括： ？ Entity Architecture 电路设计 3.1 计数器的VHDL描述 ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q : BUFFER INTEGER range 15 downto 0 ) ; END CNT4; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = Q + 1 ; END IF; END PROCESS ; END bhv; 【例1】: 4位二进制加法计数器 注意：(1) Q的端口模式为BUFFER； (2) Q的数据类型为INTEGER。 注意 CLK Q n ? ENTITY CNT4 IS PORT ( CLK : IN BIT ;