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- 2022-11-15 发布于江苏
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实验三-译码器与编码器的设计与仿真
实验三-译码器与编码器的设计与仿真
2.3-8译码器：
2.3-8译码器：
逻辑框图：
逻辑图：
用VHDL语言设计8-3编码器、参数化的译码器。
1.8-3编码器：
library ieee;
use ieee.std_logic_1164.all;
entity bianmaqi is
port(clk,clr:in std_logic;
d:in std_logic_vector(7 downto 0);
q:out std_logic_vector(2 downto 0));
end bianmaqi;
architecture y of bianmaqi is
begin
process(d)
begin
case d is
wheq=000;
wheq=001;
wheq=010;
wheq=011;
wheq=100;
wheq=101;
wheq=110;
wheq=111;
when others=q=111;
end case;
end
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