时序逻辑电路设计课件.pptVIP

§6.2 时序逻辑电路设计 例5： （续） 步骤2：状态化简 （续） 反复执行 规则2 ，直到不能化简——每个类状态中状态的“上标”完全相同——终止。 终止时，每个“类”状态中的状态就是等价状态。 例5 只执行了一次 规则2 ； 在一些问题中，进行多次简化（反复执行规则2 ）。 参见 附录6-2：状态化简例题 * §6.2 时序逻辑电路设计 例5：（续） 步骤2：状态化简 （续） 合并 等价类 的状态，成为新状态 二次 类1 { S0(1,2) } 0/0 1/0 类2 { S1(1,3) } 0/0 1/0 类3 { S2(1,3)、S3(1,3) } 0/0 1/1 合并成“新”状态 S2(1,3) * §6.2 时序逻辑电路设计 例5：（续） 步骤2：状态化简 （续） 画出简化后的状态图 S0 S1 S2 0/0 1/0 0/0 1/0 0/0 S2 CLR 1/1 * §6.2 时序逻辑电路设计 例5：（续） 步骤3：状态分配 （状态编码） 将编码赋给状态 列状态真值表 列状态真值表（卡诺图） S0?00 S1?01 S2?10 Q1nQ0n Q1n+1Q0n+1/Y X 1 0 0 0 0 1 1 0 1 1 X X/X X X/X 0 0/0 0 1/0 0 0/0 1 0/0 0 0/0 1 0/1 * §6.2 时序逻辑电路设计 卡诺图 也是