时序逻辑电路2.pptxVIP

时序逻辑电路2;采用边沿触发器结构的74LS175;　移位寄存器（代码在寄存器中左/右移动）; 器件实例：74LS 194，左/右移，并行输入，保持，异步置零等功能;RD;扩展应用（四位 八位）;　由74LS194构成的能自启动的4位环形计数器;计数器;一、异步计数器;②异步二进制减法计数器 在末位-1时，从低位到高位逐位借位方式工作。 原则：每一位从“0”变“1”时，向高位发出进位，使高位翻转;2、异步十进制加法计数器 　　原理：在4位二进制异步加法计数器上修改而成， 要跳过 1010 ~ 1111这六个状态;4位集成二进制异步加法计数器74LS197;　二－五－十进制异步计数器74LS90;二、同步计数器 同步二进制计数器 ①同步二进制加法计数器 原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：;;器件实例：74LS161;4位集成二进制同步加法计数器74LS161(163);②同步二进制减法计数器 原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为： ;③同步加减计数器;a.单时钟方式： 　加/减脉冲用同一输入端，由加/减控制线的高低电平决定加/减　　;U/D－加减控制端；　　S－使能端；LD－异步置数端； D0～D3－并行数据输入端；Q0～Q3－计数器状态输出端； CO/BO是进位/借位信号输出端；RC是多个芯片级联时级间串行计数使能端，S＝0，CO/BO＝1时，RC＝CP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。;b.双时钟方式;CR－异步清零端，高电平有效； 　　 LD－异步置数端，低电平有效； CPU－加法计数脉冲输入端；　　　　CPD－减法计数脉冲输入端； D0～D3－并行数据输入端；　　　　Q0～Q3－计数器状态输出端； CO－进位脉冲输出端；　　　　　　BO－借位脉冲输出端； 　　多个74LS193级联时，要把低位的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯片的CR端连接在一起，LD端连接在一起。