英特尔® Stratix® 10 高速 LVDS I-O 用户指南.pdf

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2022-12-26 发布于广东
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® ® Intel Stratix 10 High-Speed LVDS I/O User Guide ® ® Updated for Intel Quartus Prime Design Suite: 22.1 IP Version: 20.0.1 Online Version ID: 683792 Send Feedback UG-S10LVDS Version: 2022.11.30 Contents Contents ® ® 1. Intel Stratix 10 High-Speed LVDS I/O Overview4 1.1. Intel Stratix 10 LVDS SERDES Usage Modes 4 1.2. Intel Stratix 10 LVDS Channels Support5 1.3. Intel Stratix 10 GPIO Banks, SERDES, and DPA Locations 5 2. Intel Stratix 10 High-Speed LVDS I/O Architecture and Features 7 2.1. Intel Stratix 10 LVDS SERDES I/O Standards Support7 2.2. LVDS Transmitter Programmable I/O Features 8 2.2.1. Programmable Pre-Emphasis8 2.2.2. Programmable Differential Output Voltage9 2.3. SERDES Circuitry10 2.4. Differential Transmitter in Intel Stratix 10 Devices11 2.4.1. Transmitter Blocks in Intel Stratix 10 Devices 11 2.4.2. Serializer Bypass for DDR and SDR Operations11 2.5. Differential Receiver in Intel Stratix 10 Devices12 2.5.1. Receiver Blocks in Intel Stratix 10 Devices 13 2.5.2. Receiver Modes in Intel Stratix 10 Devices 17 3. Stratix 10 High-Speed LVDS I/O Design Considerations 20 3.1. PLLs and Clocking for Intel Stratix 10 Devices20 3.1.1. Clocking Differential Transmitters20 3.1.2. Clocking Differential Receivers 21 3.1.3. Guideline: LVDS Reference Clock Source 22 3.1.4. Guideline: Use PLLs in Integer PLL Mode for LVDS 22 3.1.5. Guideline: Use