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FTU硬件详细设计说明书 产品线：配电终端 产品类别： 产品型号： 产品版本： 文件状态 文档版本 作者 完成日期 编制部门 硬件开发部 批准： 审核： 初审： 编写： 1. 引言 4 1.1. 前言 4 1.2. 文档术语 4 1.3. 参考文档 4 2. 开发环境 4 3. 硬件详细设计 5 3.1. 系统架构 5 3.2. 主板 5 主板硬件框图 6 模块1：CPU核心板 6 模块2 ：时钟模块 18 模块3 ：无线通讯 19 模块6以太网接口 25 RS232/RS485电路 26 SD卡模块电路 27 直流量采集模块 28 USBHOST接口 30 3.3. 遥控遥信板 32 硬件框图 32 遥信电路模块 32 遥控电路模块 33 3.4. 遥测板 34 遥测板框图 34 遥测电路模块 35 电源模块 39 41 元器件总成本： 41 3.5. 硬件测试方法 41 4. FPGA逻辑设计 42 4.1. 子板逻辑 42 架构概述 42 4.2. 主板逻辑 45 5. 结构工艺设计 45 5.1. 外观设计 45 外形结构 45 铭牌 46 终端内部结构 46 5.2. 组屏方案 46 5.3. 其他 46 5.4. 46 1. 引言 1.1. 前言 1.2. 文档术语 1.3. 参考文档 2. 开发环境 硬件设施：普通个人PC 软件：protel99se Cadence16.3 3. 硬件详细设计 3.1. 系统架构 3.2. 主板 3.2.1. 主板硬件框图 3.2.2. CPU核心板 3.2.2.1. 功能： 保存各种数据，参数设置等其他需要保存的数据及给各功能模块提供逻辑接口。 3.2.2.2. 接口描述： 32位RISC嵌入式ARM9+DSP 内核CPU ： OMAPL138ZWT ，通过内置DDR2/mDDR控制器接口外扩1片32M/16位或64M/16位DDR2SDRAM ： MT47H32M16HR/MT47H64M16HR ； 通过内置外部存储器接口（EMIFA）外扩1片128MBytesNandFLASH：MT29F1G08ABAEAWP-IT和一片 FPGA:ALTERAEP3C25F256; 通过内部集成的网络接口控制一片网络芯片：LAN8720A ； CPU通过一个PWM 口作为看门狗的定时喂狗信号来控制CPU的复位脚； 此外，CPU核心板把CPU内部集成的外设接口（例如USB、UART、IIC、SPI、MMC/SD等）和GPIO口 及FPGA的LVDS 口引出到核心板接口上供其他功能模块接口使用。 3.2.2.3. 设计原理： 1）DDR2 因OMAPL138ZWT内部集成的RAM较小，需外扩一片RAM ，可利用芯片内置的DDR2/mDDR控制器接 口外扩一片32M或64 M容量的DDR2SDRAM ：MT47H32M16HR或MT47H64M16HR接口如Figure15-19 所示，引脚定义如Table15-1所示； 为满足信号完整性要求，需要在信号线进行端接处理。因只接了一片DDR芯片所以采用串行端接，原理 图如下： 2）NANDFLASH 因OMAPL138ZWT内部集成的ROM较小，需外扩一片NANDFLASH ，可利用芯片内置的EMIFA接口外 扩一片1Gb或2Gb容量的NANDFLASH ：MT29F1G08ABAEAWP-IT或MT29F2G08ABAEAWP-IT。外部存 储器接口如Figure20-1所示，引脚定义如Table20-1、Table20-2、Table20-3所示； 外扩NANDFLASH如Figure20-14所示 为了减少R/B#脚的延时时间，R/B#脚上接1K的上拉电阻。原理图