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QuartusII相关设计向导;2.1 频率计的VHDL设计 ; 在建立了文件夹后就可以将设计文件通过Quartus II的文本编辑器编辑并存盘,详细步骤如下:
1. 新建一个文件夹
首先利用Windows资源管理器新建一个文件夹。假设本项设计的文件夹取名为ftest,在D盘中,路径为D:\ftest。注意,文件夹名不能用中文。
; 2. 输入源程序
打开Quartus II,选择菜单“File”→“New”,在New窗中的“Device Design Files”中选择编译文件的语言类型,这里选“VHDL Files”(如图2-1所示)。然后在VHDL文本编译窗中键入例2-1的程序,这是频率计项目中的一个模块:测频计数器CNT1,文本编辑窗口如图2-2所示。
;图2-1 选择编辑文件的语言类型 ;图2-2 编辑输入设计文件 ;【例2-1】计数器设计。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT1 IS
PORT (CLOCK : IN STD_LOGIC;
ACLR : IN STD_LOGIC;
CLK_EN : IN STD_LOGIC;
Q : OUT STD_LOGIC_VECTOR(31 DOWNTO 0)); ; END CNT1;
ARCHITECTURE behav OF CNT1 IS
SIGNAL CQI : STD_LOGIC_VECTOR(31 DOWNTO 0);
BEGIN
PROCESS(CLOCK, ACLR, CLK_EN)
BEGIN
IF ACLR = 1 THEN CQI = (OTHERS=0);
ELSIF CLOCKEVENT AND CLOCK = 1 THEN
IF CLK_EN = 1 THEN
CQI = CQI + 1; ; END IF;
END IF;
END PROCESS;
Q = CQI;
END behav;;【例2-2】测频时序控制器设计。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY TESTCTL IS
PORT (CLK : IN STD_LOGIC;
TSTEN : OUT STD_LOGIC;
CLR_CNT : OUT STD_LOGIC;
Load : OUT STD_LOGIC ); ;END TESTCTL;
ARCHITECTURE behav OF TESTCTL IS
SIGNAL Div2CLK : STD_LOGIC;
BEGIN
PROCESS( CLK )
BEGIN
IF CLKEVENT AND CLK = 1 THEN
Div2CLK = NOT Div2CLK;
END IF;
END PROCESS;; PROCESS (CLK, Div2CLK)
BEGIN
IF CLK = 0 AND Div2CLK = 0 THEN
CLR_CNT = 1; ELSE CLR_CNT = 0;
END IF;
END PROCESS;
Load = NOT Div2CLK; TSTEN = Div2CLK;
END behav;
;【例2-3】锁存器设计。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY REG1 IS
PORT(CLOCK : IN STD_LOGIC;
DATA : IN STD_LOGIC_VECTOR(31 DOWNTO
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