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一种时钟布局方法、装置、EDA工具及计算机可读存储介质，所述方法包括：在时钟源布局结束后，且FPGA器件上提供的时钟资源小于或等于所需时钟资源时，初始化所述FPGA器件上所有全局时钟的可用时钟域集及代价；基于初始化的结果，判断所述FPGA器件上是否存在时钟资源溢出的时钟域；当存在时钟资源溢出的时钟域时，对所述存在时钟资源溢出的时钟域内的全局时钟进行时钟约束，直至所述FPGA器件上各个时钟域内均没有时钟资源溢出。采用上述方案，可以缩短时钟布局所需的时间，并且可以提高布局整体质量。
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 112257368 A
(43)申请公布日 2021.01.22
(21)申请号 201910590166.6
(22)申请日 2019.07.02
(71)申请人 上海复旦微电子集团股份有限公司
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