VHDL设计初步的资料.pptxVIP

VHDL设计初步的资料;什么是VHDL？;VHDL的功能和标准;5．VHDL语言 ;例 1 结构式 BEGINGu1:nand2 PORT MAP (a=set,b=qb,c=q);u2:nand2 PORT MAP (a=reset, b=q, c=qb);;VHDL程序基本结构;VHDL Synthesis vs. other HDLs Synthesis;Why using VHDL instead of Graphic;【例5-1】 ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ; ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ; END ARCHITECTURE one ;;5.1.1 2选1多路选择器的VHDL描述;5.1.1 2选1多路选择器的VHDL描述;5.1.1 2选1多路选择器的VHDL描述;5.1.1 2选1多路选择器的VHDL描述;5.1.2 VHDL相关语句说明;5.1.2 VHDL相关语句说明;5.1.2 VHDL相关语句说明;5.1.2 VHDL相关语句说明;5.1.3 VHDL设计的基本概念和语句小节;5.2 寄存器描述及其VHDL语言现象;5.2.2 D触发器VHDL描述的语言现象说明;5.2.2 D触发器VHDL描述的语言现象说明;数据对象信号Signal 和变量 Variable;Signals vs. Variables;5.2.2 D触发器VHDL描述的语言现象说明;5. 不完整条件语句与时序电路;5. 不完整条件语句与时序电路;5. 不完整条件语句与时序电路;5.2.3 实现时序电路的VHDL不同表达方式;5.2.3 实现时序电路的VHDL不同表达方式;5.2.3 实现时序电路的VHDL不同表达方式;5.2.3 实现时序电路的VHDL不同表达方式;5.2.4 异步时序电路设计 【例5-19】;5.2.5 VHDL设计基本概念和语言现象小节;5.3 1位二进制全加器的VHDL设计;5.3.1 半加器描述和CASE语句;2. 标准逻辑矢量数据类型STD_LOGIC_VECTOR;5.3.1 半加器描述和CASE语句;【例5-22】 LIBRARY IEEE; --半加器描述(2) USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ; BEGIN abc = a b ; PROCESS(abc) BEGIN CASE abc IS WHEN 00 = so=0; co=0 ; WHEN 01 = so=1; co=0 ; WHEN 10 = so=1; co=0 ; WHEN 11 = so=0; co=1 ; WHEN OTHERS = NULL ; END CASE; END PROCESS; END ARCHITECTURE fh1 ;; 【例5-23】 ... --半加器描述(3) SIGNAL abc,cso : STD_LOGIC_VECTOR(1 DOWNTO 0 ); BEGIN abc = a b ; co = cso(1) ; so = cso(0) ; PROCESS(abc) BEGIN CASE abc IS WHEN 00 = cso=00 ; WHEN 01 = cso=01 ; WHEN 10 = cso=01 ; WHEN 11 = cso=10 ; END CASE; END PROCESS; END ARCHITECTURE fh1; ; 【例5-24】 LIBRARY IEEE; --1位二进制全加器顶层设计描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (ain，bin，