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2023-05-27 发布于四川
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提高缩减浮栅极闪存性能的方法及结构.pdf

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本发明公开了一种提高缩减浮栅极闪存性能的方法和结构，在半导体衬底中形成有源区；在存储区中形成各闪存单元的第一栅极结构，所述第一栅极结构包括由第一栅介质层、多晶硅浮栅、第二控制栅介质层、多晶硅控制栅形成的叠加结构；形成逻辑器件区的第二栅极结构且将各闪存单元的第一栅极结构中的多晶硅控制栅的部分同时去除，使源极引出区的相邻第一栅极结构中所述多晶硅控制栅之间的距离大于所述多晶硅浮栅之间的距离。本发明的制造工艺与现有的工艺完全兼容，增大源极引出区的开口宽度，使源极引出区的深宽比降低，提高层间介质的填充能力

(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 112331654 A (43)申请公布日 2021.02.05 (21)申请号 202011201698.5 (22)申请日 2020.11.02 (71)申请人上海华力微电子有限公司

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