原创力文档- 6
- 0
- 约1.08万字
- 约 10页
- 2023-05-30 发布于四川
- 举报
本发明公开了一种存储器的真实建模注错验证方法、装置、存储介质和终端，通过使用Verilog代码对非易失存储器的memorycell进行建模，向操作指令注入错误退出次数，当memorycell模型执行操作次数达到错误退出次数时，即使memorycell模型没有成功执行该操作，memorycell模型还是需要退出当前操作；在对非易失存储器控制端的验证阶段，通过Verilog代码建立一个高度接近实际的memorycell模型，通过验证memorycell模型去模拟非易失存储器控制端的真实特
(19)中华人民共和国国家知识产权局
(12)发明专利
(10)授权公告号 CN 112447256 B
(45)授权公告日 2021.12.14
(21)申请号 202011554832.X (56)对比文件
(22)申请日 2020.12.24
文档评论（0）