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2023-05-31 发布于四川
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SRAM存储器的内部时钟产生电路.pdf

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本发明公开了一种SRAM存储器的内部时钟产生电路，包括延时模块、与非门ND1、上拉PMOS管MP1以及下拉NMOS管MN1；延时模块对外部时钟信号CLK进行延时和反向，生成延时信号CKB；与非门ND1的输入端分别连接外部时钟信号CLK和延时信号CKB，输出端生成控制信号SIG1；上拉PMOS管MP1受控制信号SIG1控制开断，且被控制信号SIG1开启时，将内部时钟信号LCK上拉为高电平；下拉NMOS管MN1受内部时钟关断信号STCK控制开断，且被内部时钟关断信号STCK开启时，将内部时钟信号LC

(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 112491399 A (43)申请公布日 2021.03.12 (21)申请号 202011450900.8 (22)申请日 2020.12.10 (71)申请人苏州腾芯微电子有限公司

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