如何解决芯片封装散热问题.docVIP

如何解决芯片封装散热问题 将多个芯片并排置于同一封装中可以缓解热问题，但随着公司进一步深入研究芯片堆叠和更密集的封装，以提高性能和降低功率，他们正在与一系列与热有关的新问题作斗争。　　先进封装芯片不仅能满足高性能计算、人工智能、功率密度增长等的需求，同时先进封装的散热问题也变得复杂。因为一个芯片上的热点会影响到邻近芯片的热量分布。芯片之间的互连速度在模块中也比在SoC中要慢。　　西门子数字工业软件公司电子和半导体行业负责人John Parry说：”在世界进入多核等领域之前，你面对的是一个芯片，其最大功率约为每平方厘米150瓦，这是一个单点热源。你可以在所有三个方向上散热，所以你可以达到一些相当高的功率密度。但是，当你有一个芯片，把另一个芯片放在它旁边，然后再把另一个芯片放在它旁边，它们会相互加热。这意味着你不能容忍每块芯片有相同的功率水平，这使得热能挑战变得更加困难”。　　这是3D-IC堆叠在市场上进展缓慢的主要原因之一。虽然从电源效率和集成的角度来看，这个概念是有意义的——-在3D NAND和HBM中运行良好——但当逻辑被包括在内时，就是另一回事了。逻辑芯片产生热量，逻辑越密集，处理元件的利用率越高，热量就越大。这使得逻辑堆叠变得罕见，这解释了2.5D倒装芯片BGA和扇出设计的流行(见图1)。　　图1：为了满足功率密度、带宽和热耗散的要求，高密度VIPack平台包括六种架构中基于RDL和TSV的互连。资料来源：ASE。　　01　　对于芯片设计者而言，封装方式多种多样。但芯片集成的性能至关重要。硅、TSV、铜柱等组件都有不同的热膨胀系数(TCE)，这影响了组装产量和长期可靠性。　　若你要以更高频率进行开启和闭合，那么有可能遇到热循环的问题。印刷电路板、焊球和硅都会以不同的速度膨胀和收缩。因此，在封装的角落里看到热循环故障是很正常的，那里的焊球可能会开裂。因此，人们可能会在那里安置额外的地线或额外的电源。　　目前流行的带有CPU和HBM的倒装BGA封装面积约为2500 平方毫米。Onto InnovaTIon软件产品管理主管Mike McIntyre说:“我们看到一个大芯片可能会变成四个或五个小芯片。所以必须拥有更多的I/O，才能使得这些芯片相互通信。因此你可以分配热量。　　最终，散热是一个在系统层面才能处理的问题，它伴随着一系列的权衡。　　事实上，有些器件非常复杂，以至于很难轻易更换元件，以便为特定领域的应用定制这些设备。这就是为什么许多先进的封装产品是用于非常大批量或价格弹性的元件，如服务器芯片。　　02　　尽管如此，工程师们正在寻找新的方法，在封装模块制造之前进行封装可靠性的热分析。例如，西门子提供了一个基于双ASIC的模块的例子，该模块在BGA封装的多层有机基材上安装了一个扇出式再分布层(RDL)。它使用了两个模型，一个用于基于RDL的WLP，另一个用于多层有机衬底的BGA。这些封装模型是参数化的，包括在引入EDA信息之前的衬底层堆叠和BGA，并能实现早期材料评估和芯片放置选择。接下来，EDA数据被导入，对于每个模型，材料图能够对所有层中的铜分布进行详细的热描述。最终的热耗散模拟(见图2)考虑了所有的材料，除了金属盖、TIM和底部填充材料。　　图2：两个ASIC的热力模型，采用RDL扇出式WLP和有机BGA的单独热力模型，显示了热量通过基板和互连并向金属盖上升的顶部和横截面图。资料来源。西门子　　JCET技术营销总监Eric Ouyang与JCET和Meta的工程师一起，比较了单片芯片、多芯片模块、2.5D插板和3D堆叠芯片与一个ASIC和两个SRAM的热性能。苹果对苹果的比较使服务器环境、带真空室的散热器和TIM保持不变。在热方面，2.5D和MCM比3D或单片芯片表现更好。Ouyang和JCET的同事设计了一个电阻矩阵和功率包络图(见图3)，可以在早期模块设计中使用，以确定在耗时的热模拟之前，不同芯片的输入功率水平和设定的结温是否可以可靠地结合。如图所示，一个安全区域突出了每个芯片上满足可靠性标准的功率范围。　　Ouyang解释说，在设计过程中，电路设计师可能对放置在模块中的各种芯片的功率水平有一个概念，但可能不知道这些功率水平是否在可靠性范围内。该图确定了一个小芯片模块中最多三个芯片的安全功率区域。该团队已经为更多的芯片开发了一个自动功率计算器。　　图3：在一个2.5D内衬布局中，红色区域代表了一个ASIC和两个SRAM芯片的安全功率水平，保持Tj-Talt;95℃。资料来源。JCET　　03　　我们能够理解热量是如何通过硅芯片、电路板、胶水、TIM或封装盖进行传导，同时采用温差和功率函数这种标准方法，来跟踪温度和电阻值。　　”JCET的Ouyang说：”热路径由三个关键值来量化--从器件结点到环境的热阻，从结点到外