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2023-06-03 发布于四川
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一种基于FPGA的高速低资源的二值卷积单元.pdf

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本发明提供一种基于FPGA的高速低资源的二值卷积单元，所述的二值卷积单元包括若干个乘加单元MA，若干个加法树，所述的乘加单元MA所实现的运算为所述的加法树完成所有乘加单元MA输出结果的求和操作；所述的二值卷积单元所实现的运算如下：并输出：M+「log2N]bit；其中，N表示卷积运算的长度，In表示输入特征图的激活值，Wn表示二值化权重，取值为‑1或1，分别用单比特0和1代表，wn表示单比特，i表示大于0的整数。本发明能节省查找表资源，降低时延，具有高速、低资源的特点。

(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 112632878 A (43)申请公布日 2021.04.09 (21)申请号 202011440077.2 (22)申请日 2020.12.10 (71)申请人中山大学地

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