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- 2023-06-06 发布于四川
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本发明公开了一种MCU的存取记忆体数字电路架构，其包括有单口SRAM和仲裁器，所述仲裁器包括有Slave接口1和Slave接口2，所述Slave接口1和Slave接口2均允许访问相同的SRAM地址空间，所述Slave接口1仅用于接收单笔传输数据，所述Slave接口2仅用于接收突发式传送数据，当所述Slave接口2接收来自某装置的突发式传送访问时，允许所述Slave接口1接收来自另一装置的单笔传输访问。相比现有技术而言，本发明利用目前市面上的BUSmatrix架构加上记忆体装置架构的改良而产生独特
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 115762596 A
(43)申请公布日 2023.03.07
(21)申请号 202211241675.6
(22)申请日 2022.10.11
(71)申请人 深圳晟华电子有限公司
地址 518
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