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本 科 实 验 报 告
实验名称： 数字时钟设计
姓名： 学号：
姓名： 学号：
1
基于 FPGA 的 Verilog HDL 数字钟设计
一． 实验要求
1.正常的时、分、秒计时功能，分别由六个数码管显示时分秒的计时。
其中： K1 是系统的校分开关
（K1=1 正常工作，K1=0 时可以
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