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本发明公开了一种LAC中稀疏多项式乘法加速器的FPGA实现方法，自底向上包括4个层次：并行设计层、模约简层、流水线设计层以及可伸缩架构设计层，并行设计层采用内外层循环双并行的技术以实现更高效的并行设计架构；模约简层基于格基密码LAC方案模数251的数学特征，设计了新的硬件友好型模约简算法；流水线设计层对流水线进行更细致的划分以提高加速器运行频率；可伸缩架构设计层采用参数p来控制加速器的并行度以实现可伸缩的加速器架构设计，p越大所使用的硬件资源越多、并行度越高，同理p越小所使用的硬件资源越少、并行
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 113253972 A
(43)申请公布日 2021.08.13
(21)申请号 202110520678.2
(22)申请日 2021.05.13
(71)申请人 南京航空航天大学
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