第五章 大规模集成电路硬件描述语言 (VHDL).docxVIP

PAGE PAGE 71 PAGE PAGE 72 第五章 大规模集成电路硬件描述语言 （VHDL） 80 年代以来，采用计算机辅助设计 CAD 技术设计硬件电路在全世界范围得到了普及和应用。一开始，仅用 CAD 来实现印刷板的布线，以后才慢慢实现了插件板级规模的设计和仿真，其中最具代表性的设计工具是 OrCad 和 Tango，它们的出现使电子电路设计和印刷板布线工艺实现了自动化。但这种设计方法就其本身而言仍是自下而上的设计方法， 即利用已有的逻辑器件来构成硬件电路，它没有脱离传统的硬件设计思路。 随着集成电路规模与复杂度的进一步提高，特别是大规模、超大规模集成电路的系统 集成，使得电路设计不断向高层次的模块式的设计方向发展，原有的电原理图输入方式显 得不够严谨规范，过多的图纸和底层细节不利于从总体上把握和交流设计思想；再者，自 下而上的设计方法使仿真和调试通常只能在系统硬件设计后期才能进行，因而系统设计时 存在的问题只有在后期才能较容易发现，这样，一旦系统设计存在较大缺陷，就有可能要 重新设计系统，使得设计周期大大增加。基于以上电原理图输入方式的缺陷，为了提高开 发效率，增加已有成果的可继承性并缩短开发时间，大规模专用集成电路 ASIC 研制和生产厂家相继开发了用于各自目的的硬件描述语言。其中最具代表性的就是美国国防部开发 的 VHDL 语言和 Verilog 公司开发的 Verilog HDL 以及日本电子工业振兴协会开发的 UDL ／I 语言。 1987 年 12 月 10 日， IEEE 标准化组织发布 IEEE 标准的 VHDL,定为 IEEE Stdl076 — 1987 标准(该标准是从 1983 年 8 月美国空军支持并开发的 VHDL7．2 版发展而来)。这使得VHDL 成为唯一被 IEEE 标准化的 HDL 语言，这标志着 VHDL 被电子系统设计行业普遍接收并推广为标准的 HDL 语言。许多公司因而纷纷使自己的开发工具与 VHDL 兼容。由此可见，使用 VHDL 语言来设计数字系统在一定程度上是电子设计技术的大势所趋。 利用 VHDL 设计硬件电路的优点是: 设计技术齐全、方法灵活、支持广泛 VHDL 语言可以支持自上而下和基于库的设计方法， 还支持同步电路、异步电路、 FPGA 以及其他随机电路的设计。目前大多数 EDA 工具几乎在不同程度上都支持 VHDL 语言。这给VHDL 语言进一步推广和应用创造了良好的环境。 系统硬件描述能力强 VHDL 具有多层次描述系统硬件功能的能力，可以从系统的数学模型直到门级电路。 VHDL 语言可以与工艺无关编程 VHDL 设计硬件系统时，可以编写与工艺有关的信息。但是，与大多数 HDL 语言不同的是，当门级或门级以上层次的描述通过仿真验证后，可以用相应的工具将设计映射成不 同的工艺(如 MOS，CMOS 等)。这样，工艺更新时，就无须修改程序，只须修改相应的映射工具即可。所以，在 VHDL 中，电路设计的编程可以与工艺相互独立。 VHDL 语言标准、规范，易于共享和复用 VHDL 语言的语法较严格，给阅读和使用都带来了极大的好处。再者， VHDL 作为一种工业标准，设计成果便于复用和交流，反过来也能进一步推动 VHDL 语言的推广和普及。 §5-1 VHDL 程序的基本结构 一个完整的 VHDL 语言程序通常包含实体 (Entity) ，结构体 (Architecture), 配置(Configuation), 包（package）和库(Library)5 个部分。前四种是可分别编译的源设计单元。库存放已编译的实体、结构体、配置和包。实体用于描述系统内部的结构和行为；包 存放各设计模块都能共享的数据类型、常数和子程序等；配置用于从库中选取所需单元来 支持系统的不同设计，即对库的使用；库可由用户生成或 ASIC 芯片制造商提供，以便共享。本章将对上述 5 部分作一详细介绍。 § 5-1-1 VHDL 程序的基本单元与构成 VHDL 程序的基本单元是设计实体 (Design Entity) ，它对应于硬件电路中的某个基本模块。该模块可以是一个门，也可以是一个微处理器，甚至整个系统。但无论是简单的还 是复杂的数字电路， VHDL 程序的基本构成都是一样的，都由实体和结构体构成。实体描述模块的对外端口，结构体描述模块的内部情况即模块的行为和结构。 例 1 是一个如图 5-1 所示半加器的 VHDL 描述。 -- The entity declaration Half_ adderentity Half_adder is Half_ adder port ( X X: in Bit ; Y Y: in Bit ; Sum : out Bi