基础实验四_Flash烧写.pdfVIP

21 嵌入式控制科技 实验二：flash的烧写教程 一. 实验目的： （1） 进一步熟悉 SOPC 的设计流程； （2 ） 掌握在 sopc builder 中 SDRAM,FLASH_ROM 的添加和应用； （3 ） 学习和掌握在 QII5.1 下 flash 的烧写方法； 二. 实验原理： 核心板上加有 8Mbyte SDRAM 和 8Mbyte Flash，可容纳更多的用户程序和数据。 如果用户程序和数据比较大，超出了 EPCS1 的容量，则程序和数据可以保存在 普通 Flash 中；如果用户程序较大，超出了 EP1C6 所能定制的最大内部 RAM 容 量，则也可以将程序放在 SDRAM 中运行。 利用 FPGA 的可编程逻辑资源，可以设计出功能丰富和强大的接口功能模 块，极大降低系统的成本和设计难度。使用 FPGA 灵活的硬件设计与 Nios 处理 器有机地结合起来，实现高效的 SOPC 系统。 本实验设计的重点是定制一个挂在 avalon 总线上的用户外设，并把它封装 成一个 SOPC Builder 元件（IP Core ）。本实验适用于平台： EP1C6 FPGA 开发板；EP1C12 FPGA 开发板；EP2C5 FPGA 开发板； EP2C8 FPGA 开发板；EP2C20 FPGA 开发板也可用此参考。 依照前面的实验，在QII 中新建一个工程名为 sopc_led_burnflash。打开 SOPC BUILDER。 3.3 用 SOPC Builder 定制 NiosII 处理器以及其它外设。 选择时钟频率，Clock（MHz）：本例选 50.0； 选择 目标器件系列，Target Device Family：本例选 Cyclone。 i. 添加 CUP，选择标准型 NiosII/s Page 1 of 1 21 嵌入式控制科技 指令缓存选择 4K。点击 finish 完成。 c）添加三态总线桥，FLASH 通过此连接到总线上。 如下图： Page 2 of 2 21 嵌入式控制科技 finish 后添加完成。 d）添加 SDRAM 在 Avalon Modules - Memoris and Memory controller - SDRAM 下添 加 SDRAM CONTROLLER,进行如下设置(16 位宽度，如果使用 V40 开发板，其使 用的是 32 位宽的 SDRAM 则需要设置为 32)： Presets 提供几个预定义的 SDRAM 配置，如果实际使用的 SDRAM 芯片型号与 列表相同，可直接选择。如果不相同，则需要根据 SDRAM 芯片参考进行设置。 本列设置: Presets:Custom; Data Width:16Bits; Chip select:1; Banks:4; 行地址：12； 列地址：8； Page 3 of 3 21 嵌入式控制科技 Timing 选项中使用默认即可。 按 finish 后完成设置。 e）添加 FLASH Avalon Modules - Memoris and Memory controller -Flash-Flash memory(CFI),进行如下图设置：根据开发板具体情况具体设置。如果在设置上 不确定，可以参考光盘中的例子。 Presets 列表中提供了预设好的 CFI Flash。如果实际使用的 Flash 型号 与列表的相同，则可以直接选择。本例换如下选择： 在 Timeing 选项中，需要按 flash 芯片设置时序参数： Setup:片选有效后，read 或