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工学数字逻辑触发器第1页/共118页 2第6章 触发器 本章介绍触发器的特点和分类，基本RS触发器、钟控触发器、集成触发器的电路结构和逻辑功能，触发器之间的转换方法，触发器的HDL设计方法。 6.1 概述 6.2 基本RS触发器6.3 钟控触发器6.4 集成触发器6.5 触发器之间的转换共6学时第2页/共118页 3本　章　重　点 触发器的特点和分类；基本RS触发器、钟控触发器、边沿触发器的逻辑功能及描述方法；基于Verilog HDL的触发器设计方法。第3页/共118页 46.1 概述 6.1.1 触发器的特点与分类6.1.2 时序逻辑电路的特点内容概要第4页/共118页 5组合逻辑电路的不足组合逻辑电路的特点电路输出端的状态完全由输入端的状态决定，不受系统中时钟脉冲的控制它是一种无记忆电路——输入信号消失，则输出信号也会立即消失在数字系统中有时需要将参与（算术或逻辑）运算的数据和运算结果保存起来——在组合逻辑电路的输出端需要具有记忆功能的部件触发器就是构成记忆功能部件的基本单元，或者说是实现存储（记忆）功能的基本单元电路。第5页/共118页 66.1.1 触发器的特点与分类Q Q FF输入输出触发器是一种有记忆功能的器件，是构成时序逻辑电路的基本器件两个稳定的状态——双稳态触发器Q称为状态变量第6页/共118页 7触发器的分类按电路结构和功能分类RS触发器、D触发器、JK触发器、T触发器、T’触发器按触发（时钟控制）方式分类（1）电位触发方式（电平触发方式）当触发器的同步控制信号E（一般为时钟信号CP） 为约定的逻辑电位时，触发器接收输入数据；当E为非约定逻辑电位时，触发器状态保持不变。电位触发方式的触发器简称电位（钟控）触发器QQDCP电位触发型D触发器CP=0时， Q保持原来的值0不变时序图（初态=0）CPDQ第7页/共118页 8电位（钟控）触发器的不足电位（钟控）触发器结构简单；但当CP＝1时，输入数据的变化会直接引起输出状态的变化，用它来组成计数器或者移位寄存器就会造成空翻的现象——在一个时钟脉冲周期中，触发器发生多次翻转，所以只能做锁存器（锁存数据，透明）。第8页/共118页 9（2）主-从触发方式（脉冲触发方式）JCPKQQ1J1KC1主-从触发方式的触发器简称主-从触发器为克服电位触发器的空翻现象而提出，由两级电位触发器串联而成，常用有主-从R-S触发器和主-从J-K触发器在CP=1期间，主触发器接收数据，从触发器封锁；在CP负跳变到来时，主触发器封锁，从触发器接收此时主触发器的状态主Q?n+1从Qn+1CPJK123特性表(CP=1)QnJ K 010011100 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Qn+1保持置0置1翻转(计数)功能CP下降沿时从触发器动作J=1，K=0，主触发器置1第9页/共118页 10主-从触发方式的不足一次翻转——在CP=1期间，无论J、K的状态变化多少次，主触发器的状态Q?只有可能翻转一次，一旦翻转了就不会翻回原来的状态。一次翻转现象有利有弊！——若在CP＝1期间，J、K是正确的信号先到来，主触发器随之翻转；此后如果J或K受到干扰产生错误信号，主触发器不会翻转；当CP下降沿到来时，从触发器与主触发器的状态相一致，电路工作正确。但如果在CP＝1期间，J或K先受到干扰并产生错误信号，则主触发器随之翻转；此后即使干扰信号消失，J、K正确的信号到来，主触发器也不会翻转，而是保持刚才的错误状态，则在CP下降沿到来时，从触发器触发器接收主触发器的错误状态，产生误动作。 虽然主从触发器解决了电位FF的空翻现象，但存在一次翻转问题，降低了抗干扰的能力。使用主-从触发器必须注意：只有保证在CP=1期间首次出现的输入信号是正确的，则主从触发器的输出才是正确的。第10页/共118页 11（3）边沿触发方式触发器只有在时钟输入CP的某一约定跳变（正跳变或负跳变）到来时，才接收输入数据；在CP=0 或CP=1期间，以及CP的非约定跳变到来时，输入数据的变化不会引起触发器输出状态的变化JCPKQQ1J1KC1CPJK Q0011保持0翻转置110置001为提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于CP下降沿（或上升沿）到达时刻输入信号的状态；在此之前和之后输入信号状态的变化对触发器的次态没有影响。为此，提出了边沿触发方式的触发器——简称边沿触发器。负边沿触发型JK触发器边沿触发器克服了电位触发器的空翻现象和主-从触发器的一次翻转问题，提高了抗干扰能力。第11页/共118页 12触发方式与逻辑功能的区别及关系同一种触发方式可以实现具有不同功能的触发器如边沿触发