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本公开提供一种能够抑制存储单元的错误读取的半导体存储装置。半导体存储装置具有：具有串联连接的i个第一存储单元和串联连接的i个第二存储单元的第一半导体柱；与i个第一存储单元连接的i条第一字线；在第二方向上层叠且与i个第二存储单元连接的i条第二字线；能够向i条第一字线和i条第二字线中的每一个供给电压的驱动器；以及控制i个第一存储单元和i个第二存储单元的写入动作及读取动作的逻辑控制电路，在校验动作中进行用于判定是否达到第j个阈值电压的感测动作的次序，与在从第k个第一存储单元进行读取的读取动作中进行用于
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 116343879 A
(43)申请公布日 2023.06.27
(21)申请号 202210701036.7
(22)申请日 2022.06.20
(30)优先权数据
2021-208661 202
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