计算机组成原理实验-信号序列检测器的设计及应用.docxVIP

实验报告 课程名称 计算机组成原理实验 实验项目 实验六 专业班级 姓 名 学 号 实验日期 实验六 信号序列检测器的设计及应用 一、实验目的 掌握VHDL/Verilog中语句的综合应用。 进一步掌握VHDL/Verilog中的时序电路设计。 二、实验内容 设计一个信号序列检测器，当检测到给定信号，例如‘101’时，为计数器加1并输出。 三、实验要求 分析各模块的的程序结构，画出其流程图。 画出模块的电路图。 分析电路的仿真波形，标出关键的数值。 记录设计和调试过程。 实验代码及结果 信号序列检测器仿真图 信号序列检测器电路结构图 信号序列检测器 module signalChecker( input clk_i, input signal, input re_i, output inc ); reg t0, t1, t2; reg flag = 0; always @(posedge clk_i or posedge re_i) begin