计算机组成原理实验-信号传输的设计与调试.docxVIP

实验报告 课程名称 计算机组成原理实验 实验项目 实验七 专业班级 姓 名 学 号 实验日期 实验七 信号传输的设计与调试 一、实验目的 掌握VHDL/Verilog中语句的综合应用。 进一步掌握VHDL/Verilog中的时序电路设计。 二、实验内容 设计一个寄存器组，10*4bit。 设计一个ROM或RAM，16*4bit。 连接寄存器组与ROM/RAM模块。 三、实验要求 分析各模块的的程序结构，画出其流程图。 画出模块的电路图。 分析电路的仿真波形，标出关键的数值。 记录设计和调试过程。 四、实验代码及结果 ram模块与寄存器组模块类似，我写的这两个模块差别只在于一个使能信号，故仿真，程序流程图和电路图都只展示其中一个即可。关于ram和寄存器的实现比较好理解，但如何实现这两者的连接是一个问题。一开始我想的是增加一个或两个传输使能信号，不增加额外的传输端口，但这似乎会造成同步上的一些问题；后来我想加上两个传输端口，传输写和传输读，但这似乎使得整体结构有些臃肿。考虑到传输写传输读和正常读写的互斥问题（我认为所有操作，包