计算机组成原理实验-时序电路基本部件设计.docxVIP

实验报告 课程名称 计算机组成原理实验 实验项目 实验三 专业班级 姓 名 学 号 实验日期 实验三 时序电路基本部件设计 一、实验目的 掌握VHDL\Verilog中时序模块电路的设计方法。 熟悉VHDL\Verilog中层次结构的设计方法。 二、实验内容 利用进程语句完成一个触发器电路模块（使能端、复位）的设计。 利用进程语句完成寄存器和移位寄存器（包括串行输入输出、循环移位）电路模块的设计。 完成各种数字（个人学号末两位）进制的计数器。 分析时序电路部件的仿真波形。 三、实验要求 分析各模块的的程序结构，画出其流程图。 画出模块的电路图。 分析电路的仿真波形，标出关键的数值。 记录设计和调试过程。 四、实验代码及结果 触发器电路模块图 触发器仿真信号图 如图，先在使能端有效前输入一个信号，发现输出始终为高阻。然后使使能端有效，并输入一个高电平，此刻输出对应变化为高电平。但未能很好地体现复位的效果。 触发器 module Trigger( input en, input clk, input r