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数字逻辑异步步时序逻辑 第一页，共三十三页，2022年，8月28日 《数字逻辑》 第五章·异步时序逻辑 */32 异步时序电路(asynchronous sequential circuit) 异步时序电路可分为两类：一类叫脉冲异步时序电路， 输入是脉冲，存储器件也是触发器，但触发器不受统一的时钟限制；另一类是电平异步时序电路，输入是电平，存储器件是延迟线?t， ?t表示输入和输出间的延迟量。 第二页，共三十三页，2022年，8月28日 《数字逻辑》 第五章·异步时序逻辑 */32 逻辑框图 第三页，共三十三页，2022年，8月28日 《数字逻辑》 第五章·异步时序逻辑 */32 电平输入和脉冲输入 (level inputs and pulse inputs) 脉冲输入：其脉冲宽度要有一定限制。脉冲之间的间隔可以不同，但应足够长，以便使电路能够有充足的时间从非稳态→稳态。 电平输入：状态之间的变化(转换)是由电平输入的变化引起的。要求输入变化的时间间隔足够长，以便电路有充足的时间从非稳态→稳态变化。 第四页，共三十三页，2022年，8月28日 《数字逻辑》 第五章·异步时序逻辑 */32 时序条件 基本工作方式： 异步时序电路中当且仅当它处于内部稳定状态时，才允许外部输入变化。要求一根或几根输入线上两次跳变之间的时间间隔不能太小。只有当一次跳