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一种PISA架构芯片内部结构中程序基本块优化排布方法，包括以最小化占用流水线级数为优化目标，在数据依赖、控制依赖和资源限制的复杂约束条件下，基于动态扩增逐层优化调度算法进行建模；在满足程序依赖关系的条件下，构建重要资源优先的基本块调度优先级顺序；采用基于基本块优先级逐层优化策略，当资源受限时进行流水线级数动态扩增，将最小化流水线级数问题转换为最大化各级流水线资源利用率问题；在资源限制条件下，基于动态扩增逐层优化的调度算法解决多约束条件优化问题，求解不同层级下的各级流水线基本块的最优排布方案，获得
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 116432575 A
(43)申请公布日 2023.07.14
(21)申请号 202310079077.1
(22)申请日 2023.02.08
(71)申请人 湖南理工学院
地址 414000
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