2023年EDA技术实验报告.docVIP

试验一 运用原理图输入法设计4位全加器 一、试验目的： 掌握运用原理图输入法设计简朴组合电路的措施，掌握MAX+plusII的层次化设计措施。通过一种4位全加器的设计，熟悉用EDA软件进行电路设计的详细流程。 二、试验原理： 一种4位全加器可以由4个一位全加器构成，全加器的进位以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的低位进位输入信号cin相接。 1位全加器f-adder由2个半加器h-adder和一种或门按照下列电路来实现。 A A B CO SO A B CO SO ≥1 ain bin cin cout sum h_adder h_adder 半加器h-adder由与门、同或门和非门构成。 ⊙ 1 A B CO SO f-adderainbin f-adder ain bin cin cout sum ain bin cin cout sum ain bin cin cout sum f-adder f-adder f-adder A1B1 A2B2 A3B3 A4B4 ain bin cin cout sum CI CO S1 S2 S3 S4 三、试验内容： 1. 熟悉QuartusII软件界面,掌握运用原理图进行电路模块设计的措施。 QuartusII设计流程见教材第五章:QuartusII应用向导。 2.设计1位全加器原理图 （1）生成一种新的图形文献（file-new-graphic editor） （2）按照给定的原理图输入逻辑门(symbol－enter symbol) （3）根据原理图连接所有逻辑门的端口，并添加输入/输出端口 （4）为管脚和节点命名： 在管脚上的PIN_NAME处双击鼠标左键，然后输入名字； 选中需命名的线，然后输入名字。 （5）创立缺省（Default）符号： 在 File菜单中选择 Create Symbol Files for Current File 项，即可创立一种设计的符号，该符号可被高层设计调用。 3.运用层次化原理图措施设计4位全加器 （1）生成新的空白原理图，作为4位全加器设计输入 （2）运用已经生成的1位全加器的缺省符号作为电路单元，设计4位全加器的原理图. 4.新建波形文献（file-new-Other Files-Vector Waveform File），保留后进行仿真（Processing -Start Simulation），对4位全加器进行时序仿真。给出波形图，并分析仿真成果与否对的。 1位半加器： 原理图： 仿真波形： 1位全加器： 原理图： 仿真波形： 4位全加器： 原理图： 仿真波形： 4位全加器仿真成果对的： 例：0011(A)+0111(B)+0(CI)成果为1010(S)，进位CO为0。 5．思索 怎样在原理图中输入一种总线，并与其他总线连接？ 先选中细线，然后右击，选”bus line”,总线是以粗线条表达。与其他总线连接：例如一根8位的总线 bus1[7..0]欲与另三根分别为1、3、4个位宽的连线相接，则它们的标号可分别表达为bus1[0],bus1[3..1],bus1[7..4]。 试验二 简朴组合电路的设计 一、试验目的： 熟悉QuartusII VHDL文本设计流程全过程。学习简朴组合电路的设计、多层次电路设计、仿真和硬件测试。 二、试验原理 VHDL硬件描述语言是一种可以从多种层次上对数字逻辑电路进行建模的国际原则(IEEE),本次试验是用VHDL设计一种简朴的数字组合逻辑电路，并结合QuartusII环境和试验电路进行硬件测试。 三、试验内容： 根据试验一中一位全加器的电路原理图，改用VHDL语言文本输入措施，设计一位全加器，规定采用构造化的描述措施。设计完毕后，运用QuartusII集成环境进行时序分析、仿真，记录仿真波形和时序分析数据。 用VHDL语言设计一种四选一数据选择器电路。 规定先设计一种二选一数据选择器mux21，然后运用元件例化语句设计四选一数据选择器mux41，同样请给出时序分析数据和仿真成果。 3）硬件测试（选用器件 EPF10K10 Pin84） 管脚锁定： 1）一位全加器 a PIO23(I/O19) 30 SW1 b PIO24(I/O20) 35 SW2 ci PIO25(I/O21) 36 SW3 s PIO21(I/O16) 27 LED10 co PIO19(I/O8) 29 LED12 2)四选一数据选择器 a1 PIO23 30 SW1 a0 PIO